1 引言
       大多數(shù)非FPGA類型的、高密度IC(如CPU)對(duì)去耦電容都有非常明確的要求。由于這些器件僅為執(zhí)行特定的任務(wù)而設(shè)計(jì)，所以其電源電流需求是固定的，僅在一定范圍內(nèi)有所波動(dòng)。

       然而，F(xiàn)PGA不具備這種屬性。對(duì)于一個(gè)設(shè)計(jì)好的FPGA系統(tǒng)平臺(tái)，在綜合時(shí)，可以按設(shè)計(jì)需要的頻率，跨越多個(gè)時(shí)鐘域，運(yùn)行幾乎無限多的應(yīng)用。由于無法確知一個(gè)新的FPGA設(shè)計(jì)的瞬態(tài)電流的變化情況，在設(shè)計(jì)FP-GA系統(tǒng)硬件平臺(tái)的電源分配系統(tǒng)時(shí)，唯一的選擇就是采用保守的最壞情況設(shè)計(jì)法。

       在低噪聲或高功率情況下，電源去耦網(wǎng)絡(luò)必須根據(jù)瞬態(tài)電流的需求準(zhǔn)確地度身定制，否則，接地反彈和電源噪聲將超出FPGA的電平限值。高速電路的性能很大程度取決于電源分配系統(tǒng)能否提供穩(wěn)定、安靜的電源電壓和電流。憑經(jīng)驗(yàn)的設(shè)計(jì)電容去耦網(wǎng)絡(luò)，經(jīng)常造成欠設(shè)計(jì)(引起EMI和穩(wěn)定性問題)或過設(shè)計(jì)(增加系統(tǒng)的成本和復(fù)雜度)。因此，在設(shè)計(jì)系統(tǒng)平臺(tái)時(shí)，利用電源完整性仿真軟件，對(duì)去耦網(wǎng)絡(luò)以及電源、地平面對(duì)(Power-Ground Plane pair)進(jìn)行仿真，通過修正電容數(shù)量和額定值，調(diào)整電容的布局，可以很好地避免欠設(shè)計(jì)或過設(shè)計(jì)，使系統(tǒng)目標(biāo)阻抗?jié)M足要求。本文以基于Xilinx公司的Virtex-4芯片的IC驗(yàn)證平臺(tái)為例，介紹了電源完整性仿真分析方法在電源分配系統(tǒng)中的應(yīng)用。

       2 FPGA平臺(tái)的電平及要求

       系統(tǒng)采用的FPGA是V4XC4VLX160-FF1513，具有16個(gè)I／O Bank。FPGA所使用的電源有：Vc-CINT、VCCO、VCCAUX以及VREF。每個(gè)I／O可以支持的電平有：1.2V、1.5V、1.8V、2.5V以及3.3v。由VCCO來決定所在Bank I／O的電平標(biāo)準(zhǔn)。從芯片的用戶手冊(cè)可以獲得SSO(Simultaneous Switching Out-put，同步開關(guān)輸出)限定信息(見表1、表2)，來確定該器件所使用的VCCO管腳數(shù)量。

       在本文設(shè)計(jì)了5.0V、數(shù)字3.3V、數(shù)字2.5V、數(shù)字1.8V、數(shù)字1.2V五個(gè)電源分配系統(tǒng)。如下以數(shù)字3.3V為例，介紹采用Cadence公司的PCB PI軟件的仿真分析方法。

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       3 電源完整性仿真分析與設(shè)計(jì)

       3.1 電源分配系統(tǒng)概述

       電源分配系統(tǒng)的關(guān)鍵參數(shù)是目標(biāo)阻抗，其定義為：

       電源分配系統(tǒng)必須在從直流到關(guān)注的最高頻率范圍內(nèi)，以低于或接近目標(biāo)阻抗來傳遞電流。一個(gè)電源分布系統(tǒng)由電壓調(diào)節(jié)模塊(VRM)、Bulk電容、高頻去耦電容以及電源地平面四個(gè)對(duì)象組成。它們?cè)诓煌念l率范圍內(nèi)對(duì)目標(biāo)阻抗起到?jīng)Q定性作用，如圖1所示。

       電壓調(diào)節(jié)模塊將一個(gè)直流電平轉(zhuǎn)換成另一個(gè)直流電平。其利用一個(gè)參考電壓和反饋環(huán)來探測負(fù)載處的電壓，并相應(yīng)調(diào)節(jié)電流大小。在直流至1kHz頻率范圍內(nèi)，系統(tǒng)的目標(biāo)阻抗主要由VRM來決定。圖2為電壓調(diào)節(jié)模塊的框圖。

       去耦電容分為電解電容(Bulk Electrolytic Ca-pacitor)和高頻陶瓷電容(High-Frequence CeramicCapacitor)。電解電容主要在kHz到1MHz頻率范圍內(nèi)起作用，而瓷片電容則在較高的MHz頻率(1MHz-400MHz)范圍內(nèi)起作用。其等效電路是典型的RLC串聯(lián)電路。圖3顯示了真正的電容的阻抗特性。

       電源／地平面可以近似為一個(gè)電感和有效串聯(lián)電阻很小的電容。當(dāng)頻率很高時(shí)(大于400MHz)，就需要調(diào)節(jié)電源／地平面的結(jié)構(gòu)，使系統(tǒng)的目標(biāo)阻抗?jié)M足要求。[!--empirenews.page--]

       3.2 單節(jié)點(diǎn)仿真

       根據(jù)計(jì)算在系統(tǒng)中采用3.3V電平的I／O SSO電流總和不超過10A(由I／O連接的外設(shè)以及VCCO來決定)。選擇Artesvn Technologies公司的單輸出10A DC-DC轉(zhuǎn)換器作為電壓調(diào)節(jié)模塊(VRM)，輸入5.0V，輸出3.3V，取動(dòng)態(tài)電流(Delta Current)為10A，紋波容限(Ripple Tolerance)為5％。于是3.3V／GND電源地平面對(duì)的目標(biāo)阻抗為16.5mΩ。

       去耦／旁路電容網(wǎng)絡(luò)的設(shè)計(jì)，一般而言，按電源情況，PDS的每個(gè)VCC電源管腳應(yīng)具備一個(gè)電容。將大量電容值并聯(lián)組合的目標(biāo)是在從500kHz到500MHz的頻率范圍內(nèi)，保持平穩(wěn)的低電源阻抗。高值(低頻)和低值(高頻)電容都需要。通常，低值電容對(duì)總阻抗的影響較小，因此需要使用更多的低值電容，使得其對(duì)阻抗的總影響與較少數(shù)量的高值電容產(chǎn)生的總影響相同。

       為了保持平穩(wěn)的總阻抗值，防止出現(xiàn)反諧振尖峰，通常，每10倍電容值范圍至少需要1個(gè)電容。典型的陶瓷電容值范圍通常為從0.001μF至4.7μF。電容值越多越好，因?yàn)檫@樣產(chǎn)生的總阻抗值越平穩(wěn)。同時(shí)需要考慮PCB板的布局空間以及成本。

       產(chǎn)生相對(duì)平穩(wěn)的阻抗的電容比率為電容值每降低10倍，電容數(shù)量約增加一倍。此外，需要鉭電容、OS-CON(SANYO的有機(jī)半導(dǎo)體鋁固體電解電容)的電容或其他電解電容等低頻電容。這些高值電容的ESR通常高于貼片陶瓷電容，因此可以在更廣泛的頻率范圍內(nèi)起作用，也因而不太容易產(chǎn)生反諧振尖峰。所以，不必嚴(yán)格遵循每10倍電容值一個(gè)電容的規(guī)則。一般而言，在從470μF至1000μF的范圍內(nèi)配置一個(gè)值就夠了。表3顯示了可實(shí)現(xiàn)平衡的去耦網(wǎng)絡(luò)電容百分比(經(jīng)驗(yàn)值)。然后通過運(yùn)行單節(jié)點(diǎn)仿真來驗(yàn)證選擇的不同值的電容數(shù)量是否可以在頻率范圍內(nèi)維持目標(biāo)阻抗?

       對(duì)于電容的模型，陶瓷電容可以采用Murata、TDK網(wǎng)站提供的電容模型庫或Cadence Allegro軟件安裝目錄下的參考模型庫。而對(duì)于鉭電容，可以使用KEMET以及SANYO等公司的提供的Spice軟件提供的ESR、ESL、諧振頻率以及封裝信息，創(chuàng)建對(duì)應(yīng)的鉭電容模型。

       圖4所示為單節(jié)點(diǎn)仿真結(jié)果(考慮最高工作頻率為266MHz)。由于單節(jié)點(diǎn)沒有考慮電容在PCB中的具體位置，SQ-PI提供了一個(gè)電容數(shù)量的參考值／建議值。然后需要多節(jié)點(diǎn)仿真再進(jìn)行更精確的分析與驗(yàn)證。

       3.3 多節(jié)點(diǎn)仿真

       單節(jié)點(diǎn)仿真可以確定去耦電容的數(shù)量，但電源系統(tǒng)的阻抗不僅取決于去耦電容的數(shù)量，還取決于電容的分布位置。為了獲得更精確的結(jié)果，應(yīng)該布好去耦電容、噪聲源以及VRM，然后在整個(gè)頻率范圍內(nèi)進(jìn)行多節(jié)點(diǎn)仿真。不同于單節(jié)點(diǎn)仿真，此時(shí)SQ PI使用一個(gè)帶恒流源和恒壓源的理想電路來連接去耦電容和VRM。多節(jié)點(diǎn)仿真對(duì)物理設(shè)計(jì)中這些文件的實(shí)際布局進(jìn)行精確的仿真。[!--empirenews.page--]

       多節(jié)點(diǎn)仿真通過將電源平而分隔成用戶定義的網(wǎng)絡(luò)尺寸，并將VRM噪聲源以及去耦電容連在網(wǎng)格中合適的節(jié)點(diǎn)，通過確定每個(gè)節(jié)點(diǎn)附近的阻抗來進(jìn)行更精確的仿真。

       為使仿真最準(zhǔn)確，網(wǎng)格中網(wǎng)孔的大小必須大于系統(tǒng)最高頻率對(duì)應(yīng)波長的1／10。系統(tǒng)的最高工作頻率為266MHz(DDR內(nèi)存模塊)，電路板電介質(zhì)材料是FR-4，介電常數(shù)εr為4.5，于是波長如下：

       電路板大小為122mm×205mm，故只需4×4的網(wǎng)格就可以準(zhǔn)確仿真。為便于分析，本文采用8×8的網(wǎng)格。放置好電容后，多節(jié)點(diǎn)仿真結(jié)果如圖5所示。

       在0-266MHz之間，波形大部分都在目標(biāo)阻抗以下，超出目標(biāo)阻抗的波形所代表的網(wǎng)孔都在電路板的邊緣，對(duì)電路影響不大，因此電容分布滿足要求。

       4 總結(jié)

       通過電路的實(shí)際測量，發(fā)現(xiàn)各電源分配系統(tǒng)均能很好的工作，與仿真結(jié)果基本一致。為了進(jìn)一步提高仿真精度，可以通過頻域測試，建立基于S參數(shù)或SPICE等效電路的電容模型庫，也有利于提高電源完整性仿真的效率。

       本文討論的系統(tǒng)是FPGA的IC設(shè)計(jì)驗(yàn)證平臺(tái)，其電源完整性的分析方法對(duì)于其他類型的電子產(chǎn)品設(shè)計(jì)也有一定的借鑒意義。隨著系統(tǒng)頻率的提高，電源分配系統(tǒng)越來越復(fù)雜，PCB的電源地阻抗諧振現(xiàn)象變得更加突出，直接影響到系統(tǒng)的穩(wěn)定工作以及產(chǎn)品級(jí)的EMI／EMC認(rèn)證，因此在IC或產(chǎn)品設(shè)計(jì)早期，應(yīng)該在系統(tǒng)層面進(jìn)行電源完整性仿真，模擬真實(shí)系統(tǒng)的行為，提前發(fā)現(xiàn)系統(tǒng)中潛在的電源問題，從而有利于提高產(chǎn)品系統(tǒng)工作的穩(wěn)定性，加快產(chǎn)品的開發(fā)上市。