電源效率對(duì)于便攜式設(shè)備以及模擬 IC 的噪聲抗擾度來(lái)說(shuō)都非常重要。本文主要介紹電壓參考電路，其不僅支持極低的工作靜態(tài)電流(低于 250nA)，而且還符合標(biāo)準(zhǔn)CMOS工藝。這種電路針對(duì)各種應(yīng)用進(jìn)行了優(yōu)化設(shè)計(jì)，適合便攜式電子設(shè)備、汽車、醫(yī)療設(shè)備，以及高電源抑制比(PSRR)和開(kāi)關(guān)噪聲抗擾度都非常重要的片上系統(tǒng)(SoC)實(shí)施。

　　上述電壓參考在低頻率下支持 90dB。輸出電壓變化的標(biāo)準(zhǔn)偏差是0.5%，在-40°C 至125°C 溫度范圍內(nèi)的溫度系數(shù)為15ppm/°C。這些特性可在1.6V 至5.5V 的電源電壓范圍內(nèi)實(shí)現(xiàn)?？蓪?shí)施各種用于為電壓參考實(shí)現(xiàn)輸入噪聲抗擾度的方法。

　　介紹

　　幾乎每款模擬電路都需要高精度高穩(wěn)定參考電壓或電流源。不過(guò)，在選擇片上系統(tǒng) (SoC) 技術(shù)時(shí)，參考電壓模塊不應(yīng)成為限制因素。也就是說(shuō)這類系統(tǒng)所選用的技術(shù)工藝對(duì)于參考電壓源來(lái)說(shuō)并不一定總是最理想的。因此，其設(shè)計(jì)應(yīng)該更穩(wěn)健，才能適應(yīng)各種技術(shù)工藝的變化。

　　電池通?？勺鳛?SoC 的電源。這就更需要提高工作在大電源電壓范圍內(nèi)的電壓參考源的線性穩(wěn)壓性能。要延長(zhǎng)電池使用壽命，就需要低靜態(tài)電源電流。同時(shí)，還需要在寬泛頻率下實(shí)現(xiàn)高電源抑制比 (PSRR)，以抑制來(lái)自高速數(shù)字電路、降壓轉(zhuǎn)換器或片上其它開(kāi)關(guān)電路的噪聲。本文主要介紹具有高 PSRR 的超低靜態(tài)電流帶隙電壓參考。

　　基本帶隙電壓參考結(jié)構(gòu)

　　改善PSRR的主題思想是在低壓降穩(wěn)壓器(LDO)后面布置一個(gè)帶隙電壓源?，F(xiàn)有線性穩(wěn)壓器拓?fù)湓陟o態(tài)電流、DC 負(fù)載穩(wěn)壓、瞬態(tài)響應(yīng)、去耦電容以及硅芯片面積要求方面存在很大差異。由于我們的目標(biāo)是在沒(méi)有外部電容器的情況下，在同一芯片上提供全面集成型LDO，因而典型LDO結(jié)構(gòu)并不適合。

　　這些結(jié)構(gòu)與超低靜態(tài)電源電流相矛盾。為了緩解這一矛盾，您可為L(zhǎng)DO使用與參考源相同的帶隙。不宜采用標(biāo)準(zhǔn)LDO結(jié)構(gòu)的原因在于它需要輸出電容器來(lái)實(shí)現(xiàn)穩(wěn)定工作。最佳選項(xiàng)是帶一個(gè)增益級(jí)的結(jié)構(gòu)，其無(wú)需輸出電容器便可實(shí)現(xiàn)穩(wěn)定。

　　低壓降穩(wěn)壓器

　　圖1是該設(shè)計(jì)[1]中所使用LDO的內(nèi)核及其簡(jiǎn)化原理圖。圖1[2] 中的M0和M4代表翻轉(zhuǎn)電壓跟隨器(FVF)，其可實(shí)施無(wú)逆向功能及相關(guān)極點(diǎn)的單級(jí)穩(wěn)壓。靜態(tài)電流由晶體管 M1 和 M3確定。晶體管M2可作為共柵放大器。

　　LDO 的開(kāi)環(huán)增益由第一個(gè)級(jí)聯(lián)級(jí)(即晶體管M 2和M3)決定?？勺鳛樨?fù)載的M4 PMOS跟隨器存在低阻抗源，因此FET M0的輸出增益接近1。在圖2中的小型信號(hào)等效電路的幫助下，對(duì)所推薦的LDO結(jié)構(gòu)進(jìn)行穩(wěn)定性分析，結(jié)果顯示只有一個(gè)極點(diǎn)(公式1)：

　　可作為補(bǔ)償電容器的M0柵源電容器可創(chuàng)建LDO的主極點(diǎn)。因此無(wú)需去耦片外電容器，便可使LDO[3]穩(wěn)定。

　　圖 1.具有翻轉(zhuǎn)電壓跟隨器、無(wú)輸出電容器的 LDO

　　圖 2.LDO 的小型信號(hào)等效電路

　　這種LDO的另一項(xiàng)優(yōu)勢(shì)是簡(jiǎn)單的自啟動(dòng)程序，其無(wú)需專用電路。最初，在電壓VDD為0時(shí)，VOUT 也為0，跟隨器M4在無(wú)反饋的情況下關(guān)閉，M1的偏置電流大于M3的偏置電流。因此，柵極電壓M0不僅可降低，而且還可驅(qū)動(dòng)輸出電壓VOUT至所選的輸出電壓值。

　　這種架構(gòu)的缺點(diǎn)是線路穩(wěn)壓及 PSRR 差。原因在于低開(kāi)環(huán)增益，因?yàn)樗鼉H由一個(gè)增益級(jí)決定。合理的解決方案可能是第一級(jí)的級(jí)聯(lián)電流源，其可提高增益，進(jìn)而可提高線路穩(wěn)壓性能和 PSRR。

　　圖1中的LDO輸出電壓為(公式 2)：

　　其中，VSET 為參考電壓，VGS,M4 是 M4 的柵源電壓。

　　因此，輸出電壓對(duì)溫度和工藝變化極為敏感。要避免這種問(wèn)題，就必須創(chuàng)建一個(gè)更為理想的跟隨器，其中 M4 是反饋環(huán)路的一部分(圖 3)。

　　圖 3.M4 位于放大器反饋環(huán)路中、無(wú)輸出電容器的 LDO。

　　這種情況下的輸出電壓為公式 3:

　　其中，A0 是放大器的開(kāi)環(huán)增益反饋。對(duì)于高反饋放大器增益而言，可使用公式 4:

　　圖 4.具有電阻式分壓器、M4 位于放大器反饋環(huán)路、無(wú)輸出電容器的LDO

　　在反饋環(huán)路(圖 4)中添加電阻式分壓器后，輸出電壓轉(zhuǎn)變?yōu)椋?/p>

　　VOUT=VSET(1+R1/R2)

　　FVF 反饋放大器不影響整體 LDO 穩(wěn)定性，因?yàn)樗挥谥?LDO 反饋環(huán)路的外部。對(duì)于本地反饋環(huán)路而言，只要求設(shè)計(jì)方案穩(wěn)定。

　　帶隙內(nèi)核說(shuō)明

　　所選用的帶隙內(nèi)核(圖 5)采用在標(biāo)準(zhǔn) CMOS 技術(shù)中廣泛使用的經(jīng)典結(jié)構(gòu)。

　　圖 5.所推薦帶隙電壓參考內(nèi)核的簡(jiǎn)化方框圖[!--empirenews.page--]

　　通過(guò)添加雙極性晶體管的負(fù)溫度系數(shù)基射極間電壓，可獲得帶隙電壓的低溫系數(shù)，從而可通過(guò)在不同電流密度下偏置的兩個(gè)基射極間電壓之差獲得正溫度系數(shù)電壓。為電阻器 R2 和 R3 選擇相等的值，參考電壓就可表示為公式5:

　　其中VEB 是Q1的基射極間電壓，VT是熱電壓，IQ1和IQ2是通過(guò)晶體管Q1和Q2的電流，而IS，Q1 和IS，Q2則分別是Q1和Q2的飽和電流。

　　誤差源

　　要為任何帶隙電壓參考實(shí)現(xiàn)良好的精確度，必須定義總體精度誤差的主要形成因素[4]。以下是所推薦架構(gòu)的最大誤差源：

　　● 放大器失調(diào)電壓

　　● 電阻器 R1 與 R2 之間的不匹配

　　● 雙極性晶體管的飽和電流不匹配

　　● 電阻器 R1、R2 和 R3 的變化

　　放大器失調(diào)電壓

　　放大器失調(diào)電壓對(duì)于參考電壓精確度來(lái)說(shuō)很關(guān)鍵，因?yàn)樗ㄟ^(guò)與發(fā)射-基極電壓差相同的方式放大。盡管我們可以通過(guò)增大雙極性晶體管的面積比來(lái)減少對(duì)放大器失調(diào)電壓的影響，但由于電壓差具有對(duì)數(shù)尺度，因此我們會(huì)受到這個(gè)比例的合理值限制。在本例中，我們選擇的比例為 24。

　　對(duì)放大器失調(diào)電壓影響最大的是輸入級(jí)晶體管閥值電壓變化。它可通過(guò)增大放大器輸入對(duì)的尺寸來(lái)改善(公式 6)。

　　電阻器R1與R2之間的不匹配

　　電阻器R1與R2之比可定義公式5中正溫度系數(shù)項(xiàng)的增益。為了讓該增益系數(shù)準(zhǔn)確，我們使用較大面積單位電阻器。使用特殊的電阻器布局，可實(shí)現(xiàn)0.1%的誤差比例精度。

　　雙極性晶體管的電阻器與飽和電流的變化

　　這兩種變化會(huì)導(dǎo)致雙極性晶體管的基極-發(fā)射極電壓Veb發(fā)生偏移。基極-發(fā)射極電壓可按公式7確定：

　　其中，I是發(fā)射極電流，IS是雙極性晶體管的飽和電流。引起IS變化的主要原因是Q1和Q2晶體管面積的不匹配以及雜質(zhì)濃度的變化。

　　電阻器R1的變化可影響通過(guò)晶體管Q2的電流I的絕對(duì)值，它是負(fù)溫度系數(shù)項(xiàng)VEB的一部分。

　　電阻器R2和R3分別可確定通過(guò)Q1和Q2的電流值。R2和R3的變化可導(dǎo)致參考電壓(公式5)的正溫度系數(shù)不準(zhǔn)確。不過(guò)，可通過(guò)對(duì)電阻器R2與R3進(jìn)行良好匹配來(lái)降低該變化所引起的誤差。

　　高PSRR帶隙電壓參考電路

　　由于上述傳統(tǒng)電壓參考架構(gòu)的所有缺點(diǎn)，我們建議采用改進(jìn)的電壓參考，它是帶隙電壓參考與低壓降穩(wěn)壓器的整合解決方案(圖6)。

　　圖 6. 帶隙電壓參考結(jié)合低壓降穩(wěn)壓器的方框圖

　　該示例中的輸出電壓可由公式8確定：

　　VREF節(jié)點(diǎn)既是帶隙參考的輸出節(jié)點(diǎn)，同時(shí)也是帶隙核心電路的電源線。這有助于我們通過(guò)LDO保護(hù)帶隙核心電路免受電源電壓紋波影響。

　　要獲得小靜態(tài)電流，電阻器R1、R2、R3 和R4的值就會(huì)比較大，推薦電路的電阻為8MΩ。這可使通過(guò)Q1和Q2的電流降低至40nA。推薦架構(gòu)的整體靜態(tài)電流為250nA。除此之外，我們還可采用一款靜態(tài)電流為 100nA 的偏置電流電源。

　　偏置電流電路

　　所推薦的偏置電流電路基于一種著名的電路結(jié)構(gòu)(如圖7所示)，在參考文獻(xiàn)5[5] 中有詳細(xì)介紹。

　　在該電路中，兩個(gè)N型晶體管M5和M7構(gòu)成第一個(gè)增益為S7/S5 的電流鏡，而兩個(gè)P型晶體管M4和M6則構(gòu)成第二個(gè)增益為S4/S6的電流鏡，其中S4、S5、S6 和 S7是相應(yīng)晶體管的面積。

　　偏置發(fā)生器通常不需要特別啟動(dòng)電路，這可減少靜態(tài)電流和占用面積。如果電流足夠小，電阻R就可以忽略。由M5/M7和M4/M6構(gòu)成的兩個(gè)電流鏡可互連成一個(gè)閉環(huán)。

　　該環(huán)路增益大于單位增益，因此兩個(gè)分支中的電流都會(huì)增大，直至達(dá)到均衡為止。這將由電阻R的壓降定義，可表示為公式9:

　　圖 7. 具有動(dòng)態(tài)啟動(dòng)電流的偏置生成器

　　要加快啟動(dòng)速度并避免可能的漏電影響，可使用一款附加啟動(dòng)電路。晶體管M0可作為具有極大電阻的橫向雙極性NPN晶體管使用，其可最大限度地降低啟動(dòng)電流。電容器C不僅可在電路加電時(shí)提供快速瞬態(tài)啟動(dòng)，而且還可防止啟動(dòng)電路發(fā)生振蕩。在啟動(dòng)之后，電路由晶體管M2阻斷。偏置模塊的偏置電流是40nA?？偭骱氖?0nA。

　　驗(yàn)證結(jié)果

　　所推薦帶隙參考不僅可用于超低噪聲、高PSRR的低壓降穩(wěn)壓器，而且還可采用CMOS 9T5V技術(shù)實(shí)施。PSRR 值如圖8所示，輸出電壓精度的蒙特卡洛溫度變化仿真結(jié)果如圖9所示。測(cè)量結(jié)果請(qǐng)參見(jiàn)表1。

　　圖 8. 電壓參考源的PSRR

　　圖 9. 輸出電壓精度

　　表 1. 測(cè)量數(shù)據(jù)

　　總結(jié)

　　我們不僅介紹了采用CMOS9T5V 0.18μm工藝實(shí)施的、高PSRR的極低功耗帶隙電壓參考，而且還詳細(xì)介紹了最大限度降低功耗和最大限度提高PSRR的設(shè)計(jì)條件。將帶隙電壓參考與低壓降穩(wěn)壓器相結(jié)合，可在100Hz下獲得93dB的高PSRR。該電路的最大靜態(tài)電流僅為250nA，是超低功耗應(yīng)用最具吸引力的選擇。