降低功耗，這是電子器件設(shè)計(jì)必須要考慮的問(wèn)題。也就是說(shuō)，低功耗是無(wú)法繞過(guò)的障礙之一。能夠降低功耗，將會(huì)為系統(tǒng)帶來(lái)更好的性能。為增進(jìn)大家對(duì)功耗的認(rèn)識(shí)，本文將對(duì)FPGA低功耗設(shè)計(jì)予以介紹。如果你對(duì)功耗具有興趣，不妨繼續(xù)往下閱讀哦。

一、FPGA設(shè)計(jì)

FPGA設(shè)計(jì)不是簡(jiǎn)單的芯片研究，主要是利用 FPGA 的模式進(jìn)行其他行業(yè)產(chǎn)品的設(shè)計(jì)。 與 ASIC 不同，

FPGA在通信行業(yè)的應(yīng)用比較廣泛。通過(guò)對(duì)全球FPGA產(chǎn)品市場(chǎng)以及相關(guān)供應(yīng)商的分析，結(jié)合當(dāng)前我國(guó)的實(shí)際情況以及國(guó)內(nèi)領(lǐng)先的FPGA產(chǎn)品可以發(fā)現(xiàn)相關(guān)技術(shù)在未來(lái)的發(fā)展方向，對(duì)我國(guó)科技水平的全面提高具有非常重要的推動(dòng)作用。

與傳統(tǒng)模式的芯片設(shè)計(jì)進(jìn)行對(duì)比，F(xiàn)PGA 芯片并非單純局限于研究以及設(shè)計(jì)芯片，而是針對(duì)較多領(lǐng)域產(chǎn)品都能借助特定芯片模型予以優(yōu)化設(shè)計(jì)。從芯片器件的角度講，F(xiàn)PGA 本身構(gòu)成了半定制電路中的典型集成電路，其中含有數(shù)字管理模塊、內(nèi)嵌式單元、輸出單元以及輸入單元等。在此基礎(chǔ)上，關(guān)于FPGA芯片有必要全面著眼于綜合性的芯片優(yōu)化設(shè)計(jì)，通過(guò)改進(jìn)當(dāng)前的芯片設(shè)計(jì)來(lái)增設(shè)全新的芯片功能，據(jù)此實(shí)現(xiàn)了芯片整體構(gòu)造的簡(jiǎn)化與性能提升。

二、FPGA低功耗設(shè)計(jì)

利用FPGA的結(jié)構(gòu)來(lái)降低功耗還有賴于所使用的軟件工具。用戶可以從眾多綜合工具經(jīng)銷商那里進(jìn)行選擇，那些能夠使用專用模塊電路并智能地設(shè)計(jì)邏輯功能的綜合工具，將有助于用戶降低動(dòng)態(tài)功耗。此外，根據(jù)自己的設(shè)計(jì)，用戶可以嘗試以面積驅(qū)動(dòng)來(lái)替代時(shí)序驅(qū)動(dòng)的綜合，以降低邏輯電平。不同綜合工具的選項(xiàng)有所差別，因此應(yīng)當(dāng)了解哪個(gè)“開(kāi)關(guān)”或“按鈕”是必需的。同樣重要的還有布局與布線工具，一旦用戶選擇了某種特殊的FPGA，他就必須采用該供應(yīng)商的布局布線工具。由于互連會(huì)潛在地增加功耗，因而仔細(xì)進(jìn)行布局規(guī)劃和設(shè)計(jì)尤為重要。即便設(shè)計(jì)不需要很快完成，設(shè)計(jì)者也希望盡可能地加快進(jìn)度。諸如Altera LogicLock之類的工具所增加的設(shè)計(jì)功能可使用戶在器件定制區(qū)域內(nèi)進(jìn)行邏輯分組布局，因而一旦用戶找到一種高效布局，就能很快改編為他用。

為使設(shè)計(jì)消耗最小的動(dòng)態(tài)功耗，可采用優(yōu)化的算法來(lái)降低多余和無(wú)意義的開(kāi)關(guān)活動(dòng)，例如具有許多不同狀態(tài)的狀態(tài)機(jī)。一個(gè)二進(jìn)制編碼的狀態(tài)機(jī)將通過(guò)觸發(fā)器產(chǎn)生多個(gè)比特并形成組合邏輯，采用格雷碼或One-hot編碼可降低從一個(gè)狀態(tài)到另一個(gè)狀態(tài)的開(kāi)關(guān)次數(shù)。同時(shí)工程師在實(shí)現(xiàn)降低功耗的目標(biāo)時(shí)，需要平衡格雷碼所需的額外組合邏輯，或One-hot編碼所需的附加觸發(fā)器。

數(shù)據(jù)保護(hù)和操作數(shù)隔離是另一種降低功耗的技術(shù)。在這種技術(shù)中只要沒(méi)有輸出，數(shù)據(jù)路徑算子的輸入都會(huì)保持穩(wěn)定。輸入的開(kāi)關(guān)行為會(huì)波及其它電路，因此即使在忽略輸出的情況下也能消耗功率，例如某個(gè)集成了基本算術(shù)邏輯單元(ALU)的設(shè)計(jì)。通過(guò)保持輸入的穩(wěn)定性(停止開(kāi)關(guān))，開(kāi)關(guān)動(dòng)作的數(shù)量就能得到減少。這種方法為每個(gè)模塊的輸入端提供了保護(hù)邏輯(觸發(fā)器和/或門電路)，減少了開(kāi)關(guān)動(dòng)作，從而降低了系統(tǒng)整體的功耗。

在時(shí)鐘網(wǎng)絡(luò)上減少開(kāi)關(guān)動(dòng)作也可大幅降低功耗。多數(shù)可提供獨(dú)立全局時(shí)鐘的FPGA是分割為幾部分的，若一個(gè)設(shè)計(jì)間歇地采用部分邏輯，就可關(guān)掉其時(shí)鐘以節(jié)省功耗。最新FPGA中的PLL可禁止時(shí)鐘網(wǎng)絡(luò)并支持時(shí)鐘轉(zhuǎn)換，因此既可關(guān)掉時(shí)鐘也可轉(zhuǎn)換為更低頻率的時(shí)鐘。更小的邏輯部分能夠潛在地使用本地/局域時(shí)鐘來(lái)替代全局時(shí)鐘，因此不必使用不相稱的大型時(shí)鐘網(wǎng)絡(luò)。

對(duì)易受干擾的設(shè)計(jì)而言，減少意外的邏輯干擾可大幅降低動(dòng)態(tài)功耗。意外干擾是在組合邏輯輸出時(shí)產(chǎn)生的暫時(shí)性邏輯轉(zhuǎn)換。減少這種效應(yīng)的一個(gè)方法是重新考慮時(shí)序設(shè)計(jì)，以平衡時(shí)序關(guān)鍵路徑和非關(guān)鍵路徑間的延遲。用戶可在軟件工具的幫助下應(yīng)用這種方法，例如某軟件可通過(guò)組合邏輯移動(dòng)寄存器的位置，以實(shí)現(xiàn)平衡時(shí)序。另外一種方法是引入流水線結(jié)構(gòu)，以減少組合邏輯深度，流水線還有助于增加速度。第二種方法對(duì)無(wú)意外干擾設(shè)計(jì)的效果不明顯，相反還可能增加功耗。

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