會議時(shí)間

5月28日?

20:00-21:00

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Shift-Left集成驗(yàn)證方案系列研討會上線！

當(dāng)今，一個(gè)簡單的設(shè)計(jì)缺陷有可能會導(dǎo)致一個(gè)復(fù)雜項(xiàng)目失敗，給企業(yè)造成巨大的損失。而事實(shí)上，設(shè)計(jì)缺陷可能在原理圖輸入、定義元器件屬性或設(shè)計(jì) PCB的任何階段引入。

當(dāng)我們僅僅依靠在設(shè)計(jì)后期對物理原型測試或通過復(fù)雜的仿真工具來進(jìn)行設(shè)計(jì)驗(yàn)證時(shí)，原本可以更早捕獲的簡單設(shè)計(jì)缺陷，可能需要長達(dá)數(shù)周的努力才能識別和修復(fù)。大多數(shù)公司都接受這是產(chǎn)品復(fù)雜性增加的必然結(jié)果，但不一定是這樣。

在“Shift-Left集成驗(yàn)證方案系列”研討會中，我們將為您提供與更多工程團(tuán)隊(duì)一起學(xué)習(xí)分享的機(jī)會，共同探討您所面對的設(shè)計(jì)問題！

5月28日研討會

DDR 接口的正常工作，要求滿足不同信號組之間的信號完整性和時(shí)序要求。為了減少改版次數(shù)，在PCB制造之前，通過驗(yàn)證從而確保設(shè)計(jì)滿足所有要求。傳統(tǒng)上，設(shè)計(jì)師依靠信號完整性專家來進(jìn)行仿真驗(yàn)證工作，完全芯片廠商提供的PCB設(shè)計(jì)指導(dǎo)，不進(jìn)行任何仿真驗(yàn)證工作，希望能夠通過物理原型測試發(fā)現(xiàn)設(shè)計(jì)缺陷。不斷升高的速率，DDR接口的工作余量越來越小，簡單的遵循物理設(shè)計(jì)規(guī)則已經(jīng)不能滿足設(shè)計(jì)要求。

本次網(wǎng)絡(luò)研討會講討論DDR設(shè)計(jì)中電氣規(guī)則的特殊性，展示如何使HyperLynx快速進(jìn)行布線后仿真驗(yàn)證，從而講信號完整性專家從日常工作解脫出來，專注于更具有挑戰(zhàn)性的系統(tǒng)驗(yàn)證工作。

本次研討會，您將了解

? DDR接口的信號完整性和時(shí)序電氣規(guī)則

? “遵循設(shè)計(jì)指導(dǎo)布線”為何不再完美

? 為什么JEDEC 規(guī)范只能提供驗(yàn)證所需的部分信息

? Controller/DRAM 配置對布線規(guī)則的影響

? HyperLynx 布線后驗(yàn)證助力設(shè)計(jì)優(yōu)化

精彩干貨，不容錯過！

當(dāng)今電子產(chǎn)品一個(gè)很重要的區(qū)分元素是其所用的存儲器。服務(wù)器、計(jì)算機(jī)、智能手機(jī)、游戲機(jī)、GPS 以及幾乎所有類似產(chǎn)品使用的都是現(xiàn)代處理器和 FPGA。這些設(shè)備需要高速、高帶寬、雙倍數(shù)據(jù)速率 (DDR)存儲器才能運(yùn)行。每一代 DDR SDRAM（雙倍數(shù)據(jù)速率同步動態(tài)隨機(jī)存取存儲器）都會帶來新的優(yōu)勢，例如速度和容量的提升以及功耗的下降。要滿足速度提升，功耗降低的要求，就要應(yīng)對設(shè)計(jì)余量降低的挑戰(zhàn)。

一直以來，芯片廠商未來方便客戶，提供了大量詳盡的設(shè)計(jì)指導(dǎo)和參考來規(guī)范DDR接口設(shè)計(jì)。但是當(dāng)我們面對DDR3，DDR4的應(yīng)用時(shí)，越來越多的案例證明單純依賴廠家布線規(guī)則并不能完全保證設(shè)計(jì)一次成功。究其原因，無外乎是由于工作頻率升高，各種寄生參數(shù)對于設(shè)計(jì)余量的影響越來越大，不可忽視。于是乎，DDR接口的仿真驗(yàn)證工作，越來越被廣大設(shè)計(jì)師重視起來。

然而，DDR接口的仿真/建模復(fù)雜度，卻使得許多設(shè)計(jì)師望而卻步。下圖列出了DDR4接口仿真的考慮因素。本次研討會將對下列因素原理和對于DDR接口信號完整性和時(shí)序的影響進(jìn)行詳細(xì)的介紹。

Mentor出品的HyperLynx DDRx Wizard以導(dǎo)航向?qū)У姆绞?，引?dǎo)用戶完成接口仿真配置，從而實(shí)現(xiàn)一次配置，全接口仿真驗(yàn)證，并將結(jié)果以HTML報(bào)告的形式呈現(xiàn)給用戶，方便閱讀，查找和分享。本次研討會中，我們將針對設(shè)計(jì)實(shí)例，給大家演示HyperLynx在DDR4接口仿真中的應(yīng)用。

針對DDR接口的PCB設(shè)計(jì)，Mentor不僅僅提供向?qū)椒抡婀ぞ?，還提供了基于HyperLynx DRC平臺的設(shè)計(jì)規(guī)則檢查工具，保證DDR布線能夠符合設(shè)計(jì)規(guī)范要求。對于DDR4/DDR5設(shè)計(jì)中日益嚴(yán)重的電源完整性問題對于信號質(zhì)量的影響，Mentor也提供了完整的電源完整分析工具和PowerAware仿真解決方案。

研討會主題

確保 DDR4 電氣性能符合預(yù)期的數(shù)據(jù)速率

時(shí) 間

5月28日?

20:00-21:00

講 師

胡建偉

胡建偉先生在EDA行業(yè)從業(yè)已有20年，在高速PCB設(shè)計(jì)領(lǐng)域擁有豐富的經(jīng)驗(yàn)和背景。1999年畢業(yè)于東南大學(xué)，并獲得數(shù)字信號處理碩士學(xué)位。目前在負(fù)責(zé)PCB仿真分析產(chǎn)品技術(shù)支持，并且管理亞太區(qū)Mentor EDA分銷部門應(yīng)用工程師團(tuán)隊(duì)。

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