引言

隨著電子技術的飛速發(fā)展,接口技術顯得越來越重要，而且所要監(jiān)控的工業(yè)環(huán)境也變的越來越復雜，對多串口通信的需求也隨之增加。在多串口應用方面，目前雖然有一種通過PCI擴展主機串口的數(shù)量的多串口卡,但其價格高昂，在系統(tǒng)維護、性能、布線等方面存在很大缺陷,且可擴展串口數(shù)量也有限;另外，還有一種通過多串口芯片來擴展串口數(shù)量的方案，其可擴展的串口數(shù)則更有限，而且電路板體積大，功耗高，價格也高。

基于以上原因，本文利用SOPC技術，基于NiosⅡ設計了一個30路串口數(shù)據(jù)轉(zhuǎn)發(fā)通信處理機。該設計方案具有集成度高、體積小、功耗低和速度快等優(yōu)點，而且還具有用戶可編程的特點，可方便實現(xiàn)其功能重構⑵。同時，該方案還可根據(jù)實際需求靈活改變串口個數(shù),而且有著相對較好的移植性、易實現(xiàn)性和靈活性,具有潛在推廣價值。

1  NiosⅡ軟核處理器串行接口

1.1  NiosⅡ軟核處理器的特性

本系統(tǒng)是以NiosII軟核處理器為核心設計的片上系統(tǒng)，處理器采用Altera公司的第二代用戶可配置的通用32位RISC軟核處理器，它是Altera公司特有的基于通用FPGA架構的軟CUP內(nèi)核,設計者可以利用其開發(fā)工具SOPCBuilder設計構造以NiosII處理器為基礎的系統(tǒng)，而且可以根據(jù)需要來調(diào)整嵌入式系統(tǒng)的特性、性能以及成本，擴展產(chǎn)品的生命周期,避免由于處理器的更新?lián)Q代帶來的損失.

1.2  UART內(nèi)核

SOPC Builder中提供了具有Avalon接口的UART的IP核，可實現(xiàn)基于FPGA的嵌入式系統(tǒng)與外部器件之間的串行符號流通信。通過UART核可實現(xiàn)RS232協(xié)議，并可提供可調(diào)的波特率、校驗、停止、數(shù)據(jù)位以及可選的RTS/CTS控制信號，可根據(jù)需要配置UART。圖1所示為UART內(nèi)核框圖，它有兩個用戶可視部分:寄存器文件和RS232信號。

2  通信處理機硬件設計

該設計運用了Altera的NiosⅡ軟核處理器，借助SOPCBuilder和QuartusII工具，可在EP2C8T144芯片上實現(xiàn)30路串口轉(zhuǎn)發(fā)通信處理機的設計。圖2所示為30路串口轉(zhuǎn)發(fā)通信處理機的硬件設計框圖，包括內(nèi)嵌NiosII軟核處理器系統(tǒng)、31個串行接口模塊（其中一個串口作為母串口與PC機連接，其他30個串口為子串口與下位機連接）、JTAG調(diào)試模塊等，通過SOPCBuilder可以根據(jù)設計者的需要來配置CPU及各功能模塊的參數(shù)。

2.1  FPGA內(nèi)嵌NiosⅡ處理器系統(tǒng)設計

由于NiosII是一個內(nèi)嵌在FPGA中的軟核處理器，其外設定制也就顯得比較方便，在QuartusII工具中提供的SOPCBuilder環(huán)境下，其定制邏輯的結(jié)構框圖如圖2所示的硬件設計框圖中的NiosII處理器系統(tǒng)。該系統(tǒng)定制了31個UART內(nèi)核,且只用TXD和RXD這兩個信號，而沒有定制RTS和CTS控制信號。本設計把串口UART0作為母串口，其他串口作為子串口，有1位起始位，8位數(shù)據(jù)位，1位停止位,無奇偶校驗位，串口波特率可以通過編程確定。

NiosII處理器系統(tǒng)的生成除了NiosII軟核、片內(nèi)及片外外設的定制外,還需要對各外設進行基址和中斷號的分配、系統(tǒng)復位和異常地址設置。設計中可通過自動分配系統(tǒng)基地址和系統(tǒng)中斷向量，來手動分配CPU復位地址為外設EPCS16.CPU溢出地址為片上RAM,CPU調(diào)試斷點地址為JTAG調(diào)試地址，從而由系統(tǒng)報告得知系統(tǒng)是否定制成功，圖3所示為NiosII系統(tǒng)定制圖。 

2. 2  FPGA外圍電路設計

在該系統(tǒng)中，外圍電路主要包括復位電路、串行接口電路、串行配置電路和存儲電路等。限于篇幅，本文主要簡單闡述其串行配置電路和串行接口電路。

由于CyloneII系列FPGA芯片主要采用SRAM單元保存配置數(shù)據(jù)，而SRAM是掉電易失性的，因而每次上電時,FPGA芯片都要重新下載配置數(shù)據(jù)。該系統(tǒng)采用串行配置器件EPCS16并通過主動串行模式來對FPGA芯片進行配置，其剩余的存儲空間用來存儲用戶程序。EPCS16芯片與FPGA芯片相連的4個引腳分別是DATA、ASDI、nCS和DCLK。

為了與RS232的電壓相匹配，在FPGA的I/O引腳和RS232連接器之間需要加電平轉(zhuǎn)換芯片MAX3232,其連接也比較簡單,只有兩個引腳需要連接。MAX3232的T1IN和R1ONT引腳分別與UART核的TXD和RXD信號相連，R1IN和T1ONT引腳連接到RS232連接器。為了顯示通信狀態(tài),TXD和RXD信號都將在連接一個發(fā)光二極管后通過一個上拉電阻接3.3V電源。

3  系統(tǒng)軟件設計

3. 1  通信協(xié)議設計

在進行數(shù)據(jù)通信時,為了確保通信雙方能夠建立可靠、有效的數(shù)據(jù)通信,必須先定義好相應的數(shù)據(jù)通信協(xié)議。本文根據(jù)系統(tǒng)實際需求來定義與下位機的握手通信協(xié)議，其協(xié)議幀格式如表1所列。

該數(shù)據(jù)幀有8個字節(jié)，傳輸數(shù)據(jù)段長度可根據(jù)實際需求而定，校驗字段為除幀頭外的6個字節(jié)相加對256取余。需要說明的是，數(shù)據(jù)幀格式并不惟一，用戶可以根據(jù)實際需求設計出不同的數(shù)據(jù)幀格式。

串口通信是按位傳送、按字節(jié)來接收的「曰，按照表1中定義的數(shù)據(jù)幀格式的接收過程如下：

(1) 判斷當前接收的數(shù)據(jù)段，如果是一幀開始，則對相關參數(shù)進行初始化。接著開始讀,直到讀到幀起始符0x7E或者讀完為止;若沒有，則丟掉所讀數(shù)據(jù)。

(2) 如果讀到了幀起始符0x7E,系統(tǒng)將設置讀狀態(tài)，該階段字節(jié)數(shù)為7,分別對應地址、命令類型、傳輸數(shù)據(jù)、校驗字;該階段的處理就是讀取7個字節(jié)數(shù)據(jù)。

利用數(shù)據(jù)幀進行數(shù)據(jù)傳輸時，只要將所讀取的字節(jié)跟定義的數(shù)據(jù)通信格式比較,就可得到一幀完整的t-i-t

數(shù)據(jù)。

3.2  串口通信實現(xiàn)程序

系統(tǒng)軟件設計是在非操作系統(tǒng)環(huán)境下利用軟件集成開發(fā)工具IDE所提供的硬件抽象層HAL的庫函數(shù)支持來編寫的。系統(tǒng)上電復位后,FPGA芯片從串行配置芯片中加載配置數(shù)據(jù)，并初始化各串口參數(shù)，之后就可進行串口數(shù)據(jù)的收發(fā)。母串口通常以廣播的形式給每個子串口發(fā)送數(shù)據(jù)，由下位機來判斷是否接收數(shù)據(jù);母串口以輪詢的方式接收子串口數(shù)據(jù)。圖4所示為母串口數(shù)據(jù)收發(fā)流程圖。

4  實驗結(jié)果

通過上位機的串口調(diào)試工具，可對所設計的多串口通信處理機進行測試。測試時由下位機發(fā)送數(shù)據(jù)，經(jīng)過處理機接收后再轉(zhuǎn)發(fā)給PC機，然后對比下位機發(fā)送和PC機接收的數(shù)據(jù)。實驗證明多次測試均未見錯誤，其結(jié)果如表2所列。由此可見，基于Niosn設計的30路串口數(shù)據(jù)轉(zhuǎn)發(fā)通信處理機具有高度的可靠性和穩(wěn)定性。

5  結(jié)語

基于NiosII設計的多路串口數(shù)據(jù)轉(zhuǎn)發(fā)通信處理機適用于工業(yè)環(huán)境復雜的多單元數(shù)據(jù)采集監(jiān)測系統(tǒng)，可作為一個集中器應用于復雜數(shù)據(jù)釆集系統(tǒng)中。與多串口卡、通過多串口芯片擴展串口方案相比，新的多串口數(shù)據(jù)轉(zhuǎn)發(fā)通信處理機具有穩(wěn)定性好、實時性強、功耗低、靈活性好、成本低等優(yōu)點。