半導體產業(yè)來到了一個十字路口：有些設計追求微縮至7納米節(jié)點制程，但大多數設計其實還停留在28納米或更舊的節(jié)點。

　　就如同我們在兩年多以前所預測，IC產業(yè)正分頭發(fā)展，只有少數產品積極追求微縮至7納米制程節(jié)點，但大多數的設計仍停留在28納米或更舊的節(jié)點。

　　筆者曾在2014年的一篇文章中指出，摩爾定律（Moore‘s Law）的最后一個節(jié)點已經確認，就是28納米；那篇文章寫道：“在28納米之后，我們能繼續(xù)把電晶體做得更小、但卻無法更便宜；”如下圖三星 （Samsung）在近期舉行的Semicon West 2016大會上的簡報所描述的。

　　英特爾（Intel）也曾經表示未來半導體制程節(jié)點的演進時間將會拉長，但該公司聲稱電晶體的成本仍能維持下降；不過英特爾在晶圓代工領域未有令人印象深刻的成就，顯示情況并非如此。

　　在另外一篇部落格文章中，作者提到：“英特爾會聲稱他們的10納米與7納米節(jié)點比其他晶圓代工業(yè)者（如臺積電與三星）更好，但這一點需要在晶片 層級以PAAC ──功耗（power）、性能（performance）、面積（area）與成本（cost）──為基準來佐證；在每一個制程節(jié)點，其他晶圓代工業(yè)者在 SoC的PPAC都擊敗了英特爾，我不預期這在10納米或7納米節(jié)點會有所改變。”

　　這些討論現在看起來都太理論，但先進制程節(jié)點元件的實際工程成本，已經證明對產業(yè)界大多數廠商來說都太昂貴；因此如各方之預測，半導體產業(yè)確實已經分頭發(fā)展，只有少數會追求微縮至7納米，而大多數仍維持采用28納米或更舊節(jié)點的設計。

　　下圖是一位半導體產業(yè)資深編輯Ed Sperling在最近發(fā)表的一篇部落格文章中所引用的，從每一季臺積電（TSMC）財報統(tǒng)計出的先進制程節(jié)點營收變化；從中或許更可以看出，已經有50年歷史的摩爾定律是真的已到盡頭，產業(yè)界現在要面對一個全新的現實。

　　類似的趨勢觀察也來自于Mentor Graphics一位作者的部落格文章：“65納米及以上的制程節(jié)點，仍占據整體晶圓產量約43%、或是48%的晶圓廠產能；更明顯的趨勢是，65納米及以上節(jié)點占據所有初始設計（design starts）的近85% （如下圖）；顯然成熟制程節(jié)點仍然不會在短時間之內功成身退。”

　　這對創(chuàng)新來說是個好消息，因為多樣化的選擇有助于支持新想法以及新技術，例如3D NAND、FD-SOI、MEMS…等等，這些技術能為新興的物聯網（IoT）應用實現新產品。

　　編譯：Judith Cheng

　?。▍⒖荚模?8nm Was Last Node of Moore’s Law，by Zvi Or-Bach；本文作者為MonolithIC 3D創(chuàng)辦人）

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