在輸出管腳處，添加少量異或門和選擇器件。當控制選擇信號為“0”時，電路處于正常工作狀態(tài)，輸出管腳正常輸出功能信號。當選擇控制為“1”時，電路處于測試狀態(tài)，用異或門將未能綁出的管腳的變化引出，相當于這些管腳也可以被觀測了。

　　針對圖2所示的數(shù)字-模擬接口，部分模擬模塊輸入信號通過組合邏輯給出，但在測試時并沒有邏輯將這些“終點”的信號影響引出觀察，因此這些點是不可觀測的。這與DFT設計可觀測要求(需管腳直接輸出)不相符，可能造成測試覆蓋率的損害。同時，部分模擬模塊輸出信號控制相應的組合邏輯，但在測試中，這些點是“浮空”(不可控制)的。這與DFT設計可控要求(需管腳直接輸入)不相符，造成測試覆蓋率的降低。圖4給出了類似前者的定制解決方案，其實質也是把這些不可控和不可測點連到測試鏈上去，讓這些邏輯間接可觀測或可控制以改善測試結果。

　　圖4添加控制點和觀測點提高測試覆蓋率(數(shù)字-模擬接口情況)

　　如圖所示，在模擬模塊輸入信號處添加少量異或門和選擇器件，并將它們連到掃描鏈上去。當控制選擇信號為“0”時，電路處于正常工作狀態(tài)，模擬模塊的輸入管腳正常接收功能信號。當選擇控制為“1”時，電路處于測試狀態(tài)，用異或門或者其他器件將未能觀測管腳的變化引出，相當于這些管腳間接可以被觀測了。

　　如圖所示，在模擬模塊輸出信號處添加一個帶有選擇端的寄存器。當控制選擇信號為“0”時，電路處于正常工作狀態(tài)，模擬模塊信號正常輸出到后續(xù)的功能邏輯。當選擇控制為“1”時，電路處于測試狀態(tài)：在移位過程中，這些點由測試鏈預置相應的值;在捕獲過程中，將之接地防止不定態(tài)在設計中的傳播。

　　對于其他的模擬模塊如ADC, 存儲器等，采用類似的方法可改善整個芯片的測試覆蓋率和測試效率，達到目標測試效果。

　　結語

　　在前面提及的實際項目DFT設計中，功能邏輯部分含有萬余寄存器。為提高測試覆蓋率，添加僅12個寄存器及很少部分組合邏輯作為測試點后，即可將測試覆蓋率從原來的95%提高到 98.3%。由此看來，這種方法是很有效率的。并且可根據(jù)項目實際需要，添加更多點以期達到更高覆蓋率，理論上測試覆蓋率可接近100%。

　　推薦RTL功能設計時就能考慮這種測試結構。這樣做設計工程師之間能夠了解彼此的設計需求，功能測試結構明晰，在DFT設計過程中省去很多麻煩。如果發(fā)現(xiàn)這類問題在RTL完成之后，一些DFT工具也提供用戶自定義的測試點插入，但是要注意測試控制信號選取一定要與需要的測試模式匹配，否則無法完成相應的測試期望。這種方法的關鍵是了解在哪里加測試點更為有效。