摘  要：  本文介紹了一種8位高速微控制器IP軟核的設(shè)計(jì)，該IP采用哈佛總線和二級(jí)流水線，指令集與PIC16F676兼容。本文按照自頂而下的設(shè)計(jì)流程，首先定義了該MCU IP核的頂層功能和體系結(jié)構(gòu)，然后對(duì)各單元模塊進(jìn)行了詳細(xì)的設(shè)計(jì)，講述了IP軟核的設(shè)計(jì)方法及其仿真驗(yàn)證，并對(duì)該微控制器的讀/寫時(shí)序進(jìn)行了分析。
關(guān)鍵詞：  IP軟核；微控制器

引言
    隨著集成電路設(shè)計(jì)的不斷發(fā)展，集成電路的規(guī)模越來越大，設(shè)計(jì)難度日趨復(fù)雜，傳統(tǒng)的設(shè)計(jì)方法已越來越不能適應(yīng)集成電路設(shè)計(jì)發(fā)展的需要?；贗P復(fù)用的數(shù)字IC設(shè)計(jì)方法是有效提高IC設(shè)計(jì)產(chǎn)能的關(guān)鍵技術(shù)，有助于快速實(shí)現(xiàn)工藝先進(jìn)、功能強(qiáng)大的產(chǎn)品。

    微控制器MCU是嵌入式系統(tǒng)的核心，8位MCU IP核具有很高的通用性和靈活性，廣泛地應(yīng)用于工業(yè)控制、機(jī)械設(shè)備、家用電器以及汽車電子等各個(gè)領(lǐng)域。本文介紹的是基于RISC體系結(jié)構(gòu)的8位高速M(fèi)CU IP軟核的設(shè)計(jì)與實(shí)現(xiàn)，采用Verilog HDL自上而下地描述了MCU IP軟核的硬件結(jié)構(gòu)，并驗(yàn)證了設(shè)計(jì)的可行性和正確性。在實(shí)際硬件電路中，該IP核的運(yùn)行頻率達(dá)到75MHz，可應(yīng)用于高速控制領(lǐng)域。

系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
    本設(shè)計(jì)的總線采用了哈佛結(jié)構(gòu)，14位指令字長(zhǎng)，8位數(shù)據(jù)字長(zhǎng)，指令集與PIC16F676兼容。它具有35條指令，在連續(xù)工作的情況下，除了程序跳轉(zhuǎn)指令要用2個(gè)指令周期外，其它的所有指令都可以在1個(gè)指令周期內(nèi)完成。由于哈佛結(jié)構(gòu)總線具有獨(dú)立的指令總線和數(shù)據(jù)總線，可同時(shí)從程序存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器中分別讀取數(shù)據(jù)，大大提高了MCU內(nèi)部執(zhí)行的并行性，簡(jiǎn)化了控制電路的設(shè)計(jì)。與更深級(jí)流水線相比，簡(jiǎn)單的指令周期避免了深度流水線增加電路結(jié)構(gòu)復(fù)雜性和芯片面積。

    該微處理器在結(jié)構(gòu)上可以劃分為四個(gè)子系統(tǒng)，分別為控制單元、數(shù)據(jù)通道、存儲(chǔ)單元、I/O單元。其中數(shù)據(jù)通道包含ALU和一個(gè)W工作寄存器。片內(nèi)程序存儲(chǔ)器ROM的容量是8k×14位；數(shù)據(jù)存儲(chǔ)器由包括專用寄存器在內(nèi)的256個(gè)可尋址的8位寄存器組成，通過數(shù)據(jù)總線與算術(shù)邏輯單元ALU相連，系統(tǒng)可以對(duì)數(shù)據(jù)存儲(chǔ)器用直接或間接尋址方式進(jìn)行訪問。I/O單元提供了系統(tǒng)內(nèi)部的數(shù)據(jù)總線與外界總線的連接接口，實(shí)現(xiàn)數(shù)據(jù)的輸入/輸出?？刂茊卧?jiǎng)t會(huì)根據(jù)指令產(chǎn)生相應(yīng)的指示信號(hào)控制系統(tǒng)的協(xié)調(diào)運(yùn)行。系統(tǒng)結(jié)構(gòu)如圖1所示。

MCU IP核的時(shí)序設(shè)計(jì)
時(shí)鐘網(wǎng)絡(luò)的時(shí)序設(shè)計(jì)
    本設(shè)計(jì)的時(shí)序設(shè)計(jì)部分采用內(nèi)部包含4個(gè)節(jié)拍時(shí)鐘的結(jié)構(gòu)，時(shí)鐘網(wǎng)絡(luò)模塊在復(fù)位結(jié)束后會(huì)利用兩級(jí)嵌套的D觸發(fā)器將外部時(shí)鐘(CLK)分頻產(chǎn)生4個(gè)非重疊正交的節(jié)拍時(shí)鐘信號(hào)q1、q2、q3、q4，一個(gè)指令周期分為4個(gè)狀態(tài)。節(jié)拍時(shí)鐘會(huì)與譯碼電路產(chǎn)生的控制信號(hào)配合，在不同時(shí)鐘節(jié)拍選通不同的電路操作，進(jìn)而協(xié)調(diào)整個(gè)系統(tǒng)的運(yùn)行。

二級(jí)流水線時(shí)序設(shè)計(jì)
    本設(shè)計(jì)所采用的二級(jí)流水線劃分為取指和執(zhí)行兩級(jí)。系統(tǒng)運(yùn)行時(shí)，會(huì)在前一指令周期的q4節(jié)拍從ROM中取出下一條待執(zhí)行的指令并鎖存在指令寄存器中，在下一指令周期的q1節(jié)拍從指令寄存器中取出指令，同時(shí)程序計(jì)數(shù)器(PC)加1，q2到q4對(duì)所取指令進(jìn)行譯碼和執(zhí)行。因此，一條指令的完整執(zhí)行過程大概分為取指令、指令鎖存、指令譯碼、取操作數(shù)、執(zhí)行、回寫、PC+1等7個(gè)步驟。從時(shí)序上看，指令取指周期與執(zhí)行周期是并行執(zhí)行的，即在取指的同時(shí)，上一條指令正在進(jìn)入執(zhí)行周期。

    程序跳轉(zhuǎn)指令與其它單周期指令一樣進(jìn)入流水線，在執(zhí)行程序跳轉(zhuǎn)指令時(shí)，屏蔽下一條指令進(jìn)入指令譯碼單元，用空操作指令NOP代替。這樣，控制邏輯不需要做太大修改就能滿足流水線的執(zhí)行。二級(jí)指令流水線操作過程如圖2所示。

MCU IP核的內(nèi)部電路實(shí)現(xiàn)
指令寄存器
    指令寄存器(IR)是為了實(shí)現(xiàn)兩級(jí)指令流水線而設(shè)計(jì)的。如果沒有指令寄存器，那么取指和執(zhí)行就分別需要占用一個(gè)指令周期。但如果利用IR，在上條指令執(zhí)行的同時(shí)把下一條指令從程序存儲(chǔ)器ROM中取出來寄存在IR中，這樣在每個(gè)指令周期內(nèi)同時(shí)有指令的取出和執(zhí)行，等效來看，一條指令只需要一個(gè)指令周期就可以執(zhí)行完畢，從而提高了效率。

    指令寄存器IR的另外一個(gè)功能是當(dāng)執(zhí)行分支指令的時(shí)候產(chǎn)生空操作，這是采用指令流水線結(jié)構(gòu)所必需的。例如在執(zhí)行程序跳轉(zhuǎn)指令GOTO的時(shí)候，由于GOTO指令會(huì)改變程序計(jì)數(shù)器PC的值，跳轉(zhuǎn)到另外的地址，那么在執(zhí)行GOTO指令時(shí)取得的緊接GOTO的下一條指令就不是要執(zhí)行的下一條指令，這個(gè)已經(jīng)取得的指令就必須被屏蔽。具體的操作是在執(zhí)行GOTO指令的時(shí)候，指令譯碼單元產(chǎn)生清零信號(hào)使得指令寄存器內(nèi)部14位寄存單元被清零，那么下一指令周期的輸出就變?yōu)镹OP指令。在執(zhí)行該空操作的同時(shí)把GOTO指令跳轉(zhuǎn)后指向地址對(duì)應(yīng)的指令取出來，在下個(gè)指令周期執(zhí)行。

指令譯碼單元
    指令譯碼單元在每個(gè)時(shí)鐘周期的q1節(jié)拍接收來自IR的14位執(zhí)行指令，并對(duì)指令進(jìn)行譯碼工作，給出其它各單元的操作控制信號(hào)，包括算術(shù)邏輯單元(ALU)的運(yùn)算控制信號(hào)、RAM的讀寫控制、總線控制器的選擇信號(hào)、PC尋址等。

算術(shù)邏輯單元
    算術(shù)邏輯單元(ALU)是微控制器運(yùn)算電路的核心部分，主要功能是按照指令譯碼器輸出的控制信號(hào)，實(shí)現(xiàn)算術(shù)運(yùn)算、邏輯運(yùn)算、循環(huán)移位等操作。ALU的字寬是8位，在ALU中做運(yùn)算的2個(gè)操作數(shù)分別來自W寄存器和數(shù)據(jù)總線，最后運(yùn)算的結(jié)果由指令譯碼后的控制信號(hào)決定是存放在W寄存器中，還是通用寄存器RAM中。本文通過將加、減操作復(fù)用到一個(gè)8位超前進(jìn)位加法器，大大縮短了ALU算術(shù)運(yùn)算的時(shí)間，進(jìn)而提高了整個(gè)系統(tǒng)的運(yùn)行速度。

程序計(jì)數(shù)器和堆棧
    13位的PC對(duì)8k×14bit的ROM進(jìn)行尋址，八級(jí)堆棧存儲(chǔ)的是ROM的地址，即在主程序中調(diào)用的子程序最多允許嵌套8次。當(dāng)系統(tǒng)復(fù)位后PC從0000h地址開始執(zhí)行，然后在每個(gè)指令周期q1節(jié)拍，PC自動(dòng)加1。當(dāng)執(zhí)行GOTO指令時(shí)，就從指令中獲取地址來改變PC的值，然后PC再在此基礎(chǔ)上自動(dòng)加1，順序執(zhí)行指令。當(dāng)執(zhí)行調(diào)用子程序指令CALL指令時(shí)，把取指的地址送到堆棧保護(hù)起來，然后PC裝載子程序入口的地址，接著順序執(zhí)行子程序指令直到子程序執(zhí)行完，程序返回時(shí)把堆棧中的地址裝載到PC，PC繼續(xù)自動(dòng)加1順序執(zhí)行指令。

    在每個(gè)時(shí)鐘周期，PC會(huì)檢測(cè)是否有來自中斷處理單元的中斷請(qǐng)求信號(hào)發(fā)生，一旦有中斷響應(yīng)，PC就會(huì)進(jìn)入中斷處理模式，把中斷現(xiàn)場(chǎng)的地址送入堆棧保護(hù)起來，并在下一指令周期PC指向中斷向量地址0004h，這是中斷服務(wù)程序的入口地址，系統(tǒng)執(zhí)行中斷服務(wù)程序直到中斷返回，再把保護(hù)在堆棧的中斷現(xiàn)場(chǎng)地址加載到PC中，然后又順序執(zhí)行指令。

定時(shí)器/計(jì)數(shù)器
    TIMER0為8位可讀寫的定時(shí)器/計(jì)數(shù)器單元，其內(nèi)部有一個(gè)分頻器，可以通過寄存器配置選擇定時(shí)或計(jì)數(shù)工作方式，以及分頻器的分頻比，分頻比最高可達(dá)1：128。當(dāng)TIMER0從FFh到00h計(jì)數(shù)溢出時(shí)，將產(chǎn)生TIMER0中斷。

中斷處理單元
    中斷處理單元會(huì)響應(yīng)各個(gè)中斷源的中斷，并向系統(tǒng)的控制電路發(fā)出總中斷請(qǐng)求信號(hào)。該單元設(shè)置有8位中斷控制寄存器和外設(shè)中斷寄存器，使用標(biāo)志位來記錄各種中斷請(qǐng)求。中斷控制寄存器還包括各中斷的使能控制位以及全局中斷使能位。全局中斷使能位將使能(置1時(shí))所有未被屏蔽的中斷，或禁止(清零時(shí))所有中斷。一旦進(jìn)入中斷服務(wù)程序，可通過查詢中斷標(biāo)志位確定中斷源。

雙向I/O
    PORTA和PORTC為2個(gè)6位雙向I/O端口，每個(gè)端口有2個(gè)物理寄存器，分別是方向寄存器和數(shù)據(jù)寄存器。方向寄存器控制對(duì)應(yīng)端口的輸入/輸出屬性，數(shù)據(jù)寄存器負(fù)責(zé)鎖存輸入/輸出數(shù)據(jù)。

MCU IP核的硬件仿真
    IP軟核的仿真測(cè)試是設(shè)計(jì)過程中非常重要的環(huán)節(jié)，通過自主建立的測(cè)試向量庫(kù)，編寫了覆蓋所有指令的測(cè)試文件，對(duì)軟核的多種指令、地址和數(shù)據(jù)組合進(jìn)行了仿真測(cè)試，提高了軟核功能仿真的測(cè)試覆蓋率，保證了設(shè)計(jì)的正確性。由PORTA和PORTC的輸出來驗(yàn)證設(shè)計(jì)正確性。部分信號(hào)波形如圖３所示，在正常情況下，地址是在每個(gè)指令周期進(jìn)行加1取指的；當(dāng)中斷信號(hào)int_req=1時(shí)，地址在下一指令周期跳到中斷向量地址0004h，同時(shí)屏蔽下一條指令進(jìn)入指令譯碼單元，用NOP指令代替。

結(jié)語
    本文介紹了一個(gè)8位RISC結(jié)構(gòu)的高速微控制器IP軟核的設(shè)計(jì)，其指令集與PIC16F676兼容，采用模塊化結(jié)構(gòu)，面向硬件映射，保證可綜合性。該核使用VerilogHDL 為RTL 級(jí)描述語言，通過了ActiveHDL仿真驗(yàn)證后，用Quartus II 5.0進(jìn)行綜合，并在Altera的EP1C12Q24C08器件上實(shí)現(xiàn)了布局布線。經(jīng)測(cè)試，時(shí)鐘頻率達(dá)到了75MHz，驗(yàn)證了設(shè)計(jì)的正確性，為今后的設(shè)計(jì)積累了大量有益的經(jīng)驗(yàn)。

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