DAC的一些技術(shù)指標(biāo)

　　DAC是最基本最重要的混合信號(hào)構(gòu)建模塊，其輸出可以是單端，也可以是差分；器件可以是單極性，也可以是雙極性的；DAC的傳遞函數(shù)是線(xiàn)性的，也可以是非線(xiàn)性的，如'LogDAC'為對(duì)數(shù)傳遞函數(shù)，主要應(yīng)用在音頻系統(tǒng)中。實(shí)際傳遞函數(shù)與理想傳遞函數(shù)的擬合度可以用DAC的積分非線(xiàn)性或INL來(lái)描述，通常有兩種表達(dá)方法：一種是端點(diǎn)方法，如圖1左圖所示，另一種是最佳直線(xiàn)的方法，如圖1右圖所示。即使是簡(jiǎn)單的Σ-Δ轉(zhuǎn)換器那樣并不呈現(xiàn)微分非線(xiàn)性誤差的轉(zhuǎn)換器也都有INL誤差，而且這個(gè)誤差還會(huì)影響到雜散和失真的性能。

　　DAC不僅可以對(duì)輸入代碼產(chǎn)生一個(gè)量化輸出電平的響應(yīng)，同時(shí)也可以動(dòng)態(tài)產(chǎn)生信號(hào)。與ADC一樣，DAC也是一個(gè)采樣數(shù)據(jù)系統(tǒng)，因而遵循奈奎斯特和香農(nóng)采樣定理。

　　此外，建立時(shí)間是一個(gè)DAC設(shè)計(jì)多方面的技術(shù)指標(biāo)。簡(jiǎn)單的可以理解為從輸出電壓離開(kāi)一個(gè)具有指定誤差范圍電平到穩(wěn)定進(jìn)入目標(biāo)誤差范圍電平的時(shí)間。有些制造商定義的建立時(shí)間還包括與鎖存和開(kāi)關(guān)設(shè)置時(shí)間相關(guān)的寄存器延遲，以及如圖2中所示的左側(cè)的死區(qū)。前者在使用DAC產(chǎn)生動(dòng)態(tài)信號(hào)時(shí)更為有用，而后者對(duì)于電平設(shè)置的調(diào)節(jié)很重要。不符合建立時(shí)間的時(shí)序指標(biāo)可能會(huì)導(dǎo)致性能上的問(wèn)題。

　　DAC的架構(gòu)

　　DAC的一個(gè)基本構(gòu)建模塊是一個(gè)簡(jiǎn)單的開(kāi)關(guān)。圖3所示為最簡(jiǎn)單的電壓輸出DAC架構(gòu)，包括一個(gè)Kelvin分壓器，溫度計(jì)式DAC，全譯碼器。這種DAC也可稱(chēng)為電阻串（string）DAC。圖中所示的是一個(gè)3位電阻串DAC，一般來(lái)講電阻串DAC不超過(guò)8位。對(duì)于Kelvin分壓式DAC，由輸入代碼的改變而產(chǎn)生的開(kāi)關(guān)毛刺相對(duì)恒定，與代碼在DAC范圍內(nèi)所處位置無(wú)關(guān)，因此成為了目前較高分辨率的分段式DAC的常用構(gòu)建模塊?；鶞?zhǔn)電壓是加在階梯型電阻串的頂部，輸入代碼確定了開(kāi)關(guān)與電阻串的連接。由于CMOS開(kāi)關(guān)漏電流很小，而且可以實(shí)現(xiàn)很高的集成度，因此，電阻串DAC常采用CMOS制造工藝。

　　如果去掉圖3電阻串DAC最上面的電阻，梯形電阻串的上下兩個(gè)端點(diǎn)就變成了電位器的兩個(gè)端點(diǎn)，從而得到數(shù)字電位器，電阻串DAC的輸出成為了電位器的抽頭。

　　基于R/2R網(wǎng)絡(luò)的DAC一直是一種普遍使用的類(lèi)型，由于2：1比率很低，因此電阻非常容易制造以及微調(diào)，如圖4所示為一個(gè)電壓型R/2R階梯網(wǎng)絡(luò)DAC。該架構(gòu)中每個(gè)二進(jìn)制位在地與基準(zhǔn)電壓之間切換，其中一個(gè)有利的特點(diǎn)是該架構(gòu)輸出阻抗與代碼無(wú)關(guān)，是恒定的。其輸出可以為電壓，或者是流入虛地的電流。需注意的是，這些開(kāi)關(guān)必須能工作在很大的共模電壓范圍（從VREF到地電位）內(nèi)，而且VREF端點(diǎn)的阻抗是輸入數(shù)字量代碼的函數(shù)，因而必須用低阻抗驅(qū)動(dòng)。

　　對(duì)于R/2R階梯DAC電流型輸出結(jié)構(gòu)，其開(kāi)關(guān)總是工作在地電位。由于這種架構(gòu)如果使用CMOS開(kāi)關(guān)，則VREF輸入可以有正極性或者負(fù)極性。如果把雙極性AC輸入加到VREF引腳上，就有4象限乘法，因此可以得到VREF電壓與數(shù)字量代碼之間乘積的輸出，因此這種DAC架構(gòu)通常被用于乘法DAC（MDAC）中，可以應(yīng)用到以數(shù)字控制方式對(duì)信號(hào)進(jìn)行放大或縮小。

　　如果用電容切換代替電阻或電流源，即為開(kāi)關(guān)電容DAC或稱(chēng)電荷分配DAC，如圖5所示。其中電容的匹配是用精密光刻技術(shù)控制的，并且還另外增加了一些電容和開(kāi)關(guān)出廠(chǎng)前的微調(diào)，或者在完成安裝之后的系統(tǒng)級(jí)自校準(zhǔn)調(diào)試過(guò)程中使用。而該架構(gòu)的一個(gè)缺點(diǎn)是，開(kāi)關(guān)時(shí)的瞬態(tài)電流注入到模擬輸入端，這需要驅(qū)動(dòng)放大器對(duì)于這些瞬態(tài)電流能夠在大約半個(gè)轉(zhuǎn)換周期內(nèi)穩(wěn)定下來(lái)。

　　若干個(gè)低分辨率DAC可以使用'分段（segmentation）'技術(shù)組合成較高分辨率的DAC，有許多種方法可以實(shí)現(xiàn)這種分段。如圖6中（A）所示，兩個(gè)3位電阻串DAC構(gòu)成一個(gè)完整的6位DAC，如果采用CMOS工藝，這種DAC效果很好。其中，最高的幾位是用第一個(gè)電阻串DAC實(shí)現(xiàn)，而最低的幾位用第二個(gè)電阻串DAC實(shí)現(xiàn)。而在圖6（B）中，低位DAC是用二進(jìn)制DAC構(gòu)成的。分段法降低了開(kāi)關(guān)毛刺的影響，有助于減少與數(shù)字輸入有關(guān)的DNL誤差，因此常用于高速DAC中。