在當今電子技術飛速發(fā)展的時代，芯片及系統(tǒng)的性能不斷提升，對電源完整性的要求也日益嚴苛。電源完整性(Power Integrity，PI)關乎芯片及系統(tǒng)能否穩(wěn)定、高效地運行，已成為電子設計領域的關鍵考量因素。

電源完整性主要研究電源分配網(wǎng)絡(Power Delivery Network，PDN)，旨在確保芯片及系統(tǒng)中的各個組件能獲得穩(wěn)定、純凈且符合要求的電源供應。其重要性體現(xiàn)在多個方面。從電氣性能標準來看，不同行業(yè)如汽車電子的 ISO 7637、航空電子的 DO-254、消費電子的 EMI/EMC 標準等，都對電子設備在各種工作條件下的正常運行及減少電磁干擾有著嚴格規(guī)定，而滿足這些標準離不開良好的電源完整性設計。若電源完整性欠佳，高電壓波動可能致使設備性能下滑，甚至引發(fā)設備重啟;同時，電源噪聲還會耦合到信號路徑上，引發(fā)信號完整性問題，如抖動(Jitter)和串擾(Crosstalk)，進而影響高速信號的傳輸質量，也可能導致高頻電流產(chǎn)生輻射或傳導干擾，增加電磁干擾(EMI)，影響系統(tǒng)的電磁兼容性(EMC)。

為實現(xiàn)良好的電源完整性，建模是關鍵的第一步。電源網(wǎng)絡建模需綜合考慮電路理論和電磁場理論，結合集中參數(shù)模型和分布式參數(shù)模型。集中參數(shù)模型適用于低頻應用，將電路元件(如電阻、電容、電感)視為集中元素處理;分布式參數(shù)模型則用于高頻應用，充分考慮信號和電源路徑的分布特性，如阻抗和傳輸延遲。在實際建模過程中，以 HyperLynx 軟件為例，工程師可依據(jù)實際電路板的幾何參數(shù)、材料屬性、網(wǎng)絡拓撲等信息創(chuàng)建精確模型。用戶需指定電源和地平面的物理尺寸、材料屬性(如介電常數(shù)和磁導率)、電源平面厚度等參數(shù)，還可設定電源網(wǎng)絡的幾何參數(shù)和物理位置、定義電源和地平面的材料屬性、設置必要的邊界條件和激勵源，完成模型構建后進行仿真測試電源網(wǎng)絡行為。

完成建模后，便進入仿真與驗證環(huán)節(jié)。仿真過程中，需合理設置關鍵參數(shù)，如激勵源的類型和幅度、仿真頻率范圍、步長等。激勵源通常指電源輸入端的電壓或電流，頻率范圍要依據(jù)電路工作頻率選擇，步長則決定仿真結果精度，不過高精度仿真往往需要更多計算資源，因此需在精度和計算時間間尋求平衡。驗證流程涵蓋測試準備、測試執(zhí)行和結果分析。測試點的選擇基于電路中的關鍵信號和敏感元件，如電源入口、重要的 IC 電源引腳、高速信號的電源和地引腳等。測試方法分為有源測試(涉及電路正常工作狀態(tài)下電源電壓和電流的測量)和無源測試(電路斷電時通過掃描電路板幾何參數(shù)獲取信息)。工程師可利用仿真工具模擬測試過程，提前預判電源完整性問題，提高測試效率。以 HyperLynx 為例，驗證時需設定測試參數(shù)(如電源電壓、負載條件和測量點)，執(zhí)行仿真測試并收集輸出數(shù)據(jù)，評估測試結果，查看是否存在超出規(guī)格的異常波動或噪聲，如有必要則調整設計并重新仿真驗證，還可借助軟件提供的數(shù)據(jù)可視化工具，通過圖表、頻譜分析等手段直觀識別問題，優(yōu)化電路設計。

在電源完整性設計策略方面，有諸多要點。其一，要格外關注 PCB 過孔、走線和電源平面的通流能力。當一個平面布置多個電源時，需合理分割電源平面，分割方式應簡潔且滿足載流能力要求。其二，盡量使電源平面與地平面成對相鄰且靠近，平面間介質盡可能薄，一般將兩者距離控制在 5mil 以內(nèi)，最大不超 10mil，若無法相鄰則需額外加入去耦電容增強耦合。其三，合理設計去耦電容，包括選擇合適的電容類型、確定數(shù)量及布局位置。電容去耦分為電源引腳去耦和電源平面去耦，有去耦半徑要求。引腳去耦時要縮短焊盤和去耦電容間引線長度，防止引入額外寄生電感。BGA 類 IC 多采用平面去耦，多個去耦電容可同時為幾個電源引腳去耦。布局時小容值電容靠近 IC 引腳，大容值稍遠，各規(guī)格電容均勻布置在 IC 四周，電容焊盤推薦多過孔扇出方式。其四，重視同步開關噪聲(SSN)的影響。SSN 由器件開關時瞬間變化的電流(di/dt)在回流路徑電感上形成交流壓降所致，實際設計中難以徹底消除。解決方法包括增加去耦電容并靠近芯片供電引腳改善局部電源完整性，以及在滿足系統(tǒng)性能前提下使用平緩驅動信號(減緩驅動器上升沿和下降沿時間)抑制 SSN。

以高功耗 HPC/AI 芯片為例，隨著基于大數(shù)據(jù)的機器學習技術發(fā)展，硬件系統(tǒng)需支持更高頻率操作、滿足高帶寬需求，高帶寬內(nèi)存(HBM)廣泛應用，各類神經(jīng)處理單元(NPU)性能提升的同時加劇了電源噪聲問題。因芯片面積限制，傳統(tǒng)片上 MOS 電容器難以應對高密度電路同時切換產(chǎn)生的電源噪聲，金屬 - 絕緣體 - 金屬(MIM)電容器成為先進制程(14nm 及以下)穩(wěn)定晶體管性能的關鍵。針對此類高功耗應用，需優(yōu)化電源完整性設計方法。如采用多芯片配置集成于 Si interposer 基板的 HPC 平臺，設計時要考慮 SoC 與 HBM 芯片間的高密度互連、大電流供應、電源快速響應及焊點電壓穩(wěn)定等問題。通過建立包含片上 / 封裝 / 板級等效電路模型的 PDN，結合 HSPICE 仿真分析電壓表現(xiàn)，并提出基于高密度片上電容器的 PI 解決方案，如 2/3 層 MIM 電容器與集成堆疊電容器(ISC)，經(jīng)系統(tǒng)級 PI 仿真優(yōu)化 PDN 阻抗，滿足總電容需求，提升電源完整性。

芯片及系統(tǒng)的電源完整性建模與設計是一個復雜且關鍵的過程，貫穿從建模、仿真到設計策略實施的各個環(huán)節(jié)。隨著電子技術的持續(xù)進步，對電源完整性的研究和優(yōu)化將不斷深入，以滿足日益增長的高性能芯片及系統(tǒng)的需求。