在本文中，我們將介紹如何在FPGA上快速搭建以太網(wǎng) （LWIP ）。為此，我們將使用 MicroBlaze 作為主 CPU 運(yùn)行其應(yīng)用程序。

LWIP 是使用裸機(jī)設(shè)計(jì)以太網(wǎng)的良好起點(diǎn)，在此基礎(chǔ)上我們可以輕松調(diào)整軟件應(yīng)用程序以提供更詳細(xì)的應(yīng)用程序。LWIP Echo 服務(wù)器的使用首先使我們能夠確定底層硬件設(shè)計(jì)是否正確。

此設(shè)計(jì)的核心是 Vivado IP 中的 AXI Ethernet Lite IP 模塊（我在該項(xiàng)目中使用Vivado 2023.1）。AXI Ethernet Lite IP 適用于 10 或 100 Mbps 以太網(wǎng)鏈路。這提供了一個(gè)資源很少的以太網(wǎng)接口，對(duì)于我們低成本的設(shè)備（例如 Artix 7 FPGA）來說是理想的選擇。通過簡單的以太網(wǎng)接口，設(shè)計(jì)人員可以使用以太網(wǎng)對(duì)最終應(yīng)用進(jìn)行命令和控制。

為了驗(yàn)證這一IP，將使用 Arty A7-35T 板。創(chuàng)建項(xiàng)目后，創(chuàng)建框圖，從 IP Designer 的 Board 選項(xiàng)卡添加以下 IP

可以使用 Git Repo 中存儲(chǔ)的 TCL 腳本重新創(chuàng)建完整的設(shè)計(jì)。關(guān)鍵設(shè)計(jì)點(diǎn)包括使用 DDR 時(shí)鐘輸出為除 AXI Ethernet Lite IP 模塊（時(shí)鐘頻率為 100 MHz）之外的所有 AXI 網(wǎng)絡(luò)提供時(shí)鐘。

DDR 的系統(tǒng)時(shí)鐘頻率為 100 MHz，參考時(shí)鐘頻率為 200 MHz。DDR 接口運(yùn)行頻率為 324.99 MHz，其接口頻率為大多數(shù) AXI 接口頻率的 1/4 (81.2475MHz)。

除了 AXI Ethernet Lite IP 之外，我們還需要提供 25MHz 參考時(shí)鐘來配置以太網(wǎng) Phy。

Vivado 中的設(shè)計(jì)如下所示。

有了可用的比特流，從 Vivado 導(dǎo)出XSA，并為 Vitis 中新應(yīng)用項(xiàng)目導(dǎo)入XSA。

以 MicroBlaze 處理器為目標(biāo)并選擇 LWIP Echo Server 應(yīng)用程序。

創(chuàng)建項(xiàng)目后，可以構(gòu)建應(yīng)用程序和平臺(tái)。請(qǐng)注意，在 Vitis 2023.1 中編譯 LWIP 時(shí)，xadaptor.c 文件中存在錯(cuò)誤，第 388 行有兩個(gè)狀態(tài)聲明，分別為 16 位和 32 位變量。如果發(fā)生這種情況，請(qǐng)注釋掉 16 位聲明并重新編譯設(shè)計(jì)。

將 Arty A7 板通過網(wǎng)線連接到 PC 后，可以在 Arty A7 板上下載并運(yùn)行應(yīng)用程序。

終端將輸出 IP 地址并提供發(fā)送到端口 7 的所有命令。

為了能夠通過 Telnet 連接到 Arty A7，我們需要首先將主機(jī)的 IP 地址配置為與 Arty A7 類似。

主機(jī)上的 IP 設(shè)置正確后，我們可以打開與 Arty Board 的 Telnet 會(huì)話并發(fā)送要回顯的命令。

最好將終端程序設(shè)置為執(zhí)行本地回顯并將 CR/LF 附加到消息中。

然后我們可以輸入文本并觀看它的回顯。

今天的歷程差不多就這樣，這為我們開發(fā)以太網(wǎng)應(yīng)用提供了一個(gè)良好的起點(diǎn)，后續(xù)我們就可以開發(fā)新的以太網(wǎng)項(xiàng)目。