因為摩爾定律的失效，半導體行業(yè)過去多年正在尋找提升芯片性能的方法，而Chiplet正在成為幾乎所有巨頭的共同目標。然而，因為Chiplet的理念是將芯片的不同功能模塊變成一個die，如何保證這些die能夠更通用地連接到一起就成為了行業(yè)的頭等大事。

于是，UCIe（ Universal Chiplet Interconnect Express ）便順勢成立。據介紹，UCIe是一種開放的行業(yè)架構標準，可在不同chiplet之間提供die-to-die之間的接口，解決物理芯片間 I/O 層、芯片間協議和軟件堆棧問題。

UCIe為die提供了標準接口

（source：Cadence）

而繼之前的UCIe 1.0和UCIe 1.1之后，新的UCIe 2.0標準正式發(fā)布。而關于新標準的描述，可以參考半導體芯聞昨日發(fā)布的《UCIe 2.0規(guī)范，正式發(fā)布》。我們也摘譯如下：

UCIe 2.0，發(fā)布

UCIe聯盟日前宣布發(fā)布其 2.0 規(guī)范。UCIe 2.0 規(guī)范增加了對標準化系統(tǒng)架構的支持，以實現可管理性，并全面解決了跨多個chiplets的 SIP 生命周期（從分類到現場管理）的可測試性、可管理性和調試 (DFx) 設計挑戰(zhàn)。可選的可管理性功能和 UCIe DFx Architecture (UDA) 的引入，包括每個芯片內的管理結構，用于測試、遙測和調試功能，允許通過靈活統(tǒng)一的 SIP 管理和 DFx 操作方法實現與供應商無關的芯片互操作性。

此外，2.0 規(guī)范支持 3D 封裝，與 2D 和 2.5D 架構相比，可提供更高的帶寬密度和更高的功率效率。UCIe-3D 針對混合鍵合進行了優(yōu)化，凸塊間距可適用于大至 10-25 微米、小至 1 微米或更小的凸塊間距，從而提供靈活性和可擴展性。

另一個功能是針對互操作性和合規(guī)性測試優(yōu)化的封裝設計。合規(guī)性測試的目標是根據已知良好的參考 UCIe 實現來Device Under Test (DUT) 的主頻帶支持功能。UCIe 2.0 為物理、適配器和協議合規(guī)性測試建立了初始框架。

UCIe 聯盟總裁兼三星電子公司副總裁 Cheolmin Park 表示：“UCIe 聯盟支持多種芯片，以滿足快速變化的半導體行業(yè)的需求。UCIe 2.0 規(guī)范在之前的版本基礎上開發(fā)了全面的解決方案堆棧，并鼓勵芯片解決方案之間的互操作性。這又是聯盟致力于蓬勃發(fā)展的開放芯片生態(tài)系統(tǒng)的又一例證?！?

UCIe 2.0 規(guī)范的亮點：

• 全面支持具有多個chiplets的任何系統(tǒng)級封裝 (SiP) 結構的可管理性、調試和測試。

• 支持3D封裝，顯著提升帶寬密度和功率效率。

• 改進的系統(tǒng)級解決方案，其可管理性被定義為chiplet堆棧的一部分。

• 針對互操作性和合規(guī)性測試優(yōu)化的封裝設計。

• 完全向后兼容 UCIe 1.1 和 UCIe 1.0。

與此同時，我們也帶來了UCIe聯盟同步發(fā)布的UCIe 2.0白皮書，以饗讀者。

以下為白皮書正文：

UCIe 2.0 規(guī)范：持續(xù)創(chuàng)新，

推動開放 Chiplet 生態(tài)系統(tǒng)

Universal Chiplet Interconnect Express  (UCIe) 是一種開放的行業(yè)標準互連，可在 Chiplet 之間提供高帶寬、低延遲、節(jié)能且經濟高效的封裝內連接。它滿足了整個計算領域（涵蓋云、邊緣、企業(yè)、5G、汽車、高性能計算和手持設備）對計算、內存、存儲和連接的預計不斷增長的需求。UCIe 能夠封裝來自各種來源的die，包括不同的代工廠、設計和封裝技術。

UCIe 2.0 規(guī)范涉及兩個廣泛的領域，以推動蓬勃發(fā)展的開放 Chiplet 生態(tài)系統(tǒng)。第一個規(guī)范以整體方式解決了任何具有多個 Chiplet 的系統(tǒng)級封裝 (SiP) 結構中出現的可管理性、調試和測試挑戰(zhàn)。該解決方案超越了 UCIe 接口，使用 UCIe 增強功能，以完全向后兼容的方式進行擴展；第二個領域涉及使用混合鍵合互連等技術（我們將其稱為 UCIe-3D）的間距非常細（9 μm 到大約 1 μm，甚至更低）的垂直集成芯片。

一、在整個芯片生命周期中解決 SiP 級別的可管理性、調試和測試挑戰(zhàn)

可測試性、可管理性和調試是需要持續(xù)創(chuàng)新的三個主要方面。UCIe 1.0 和 1.1 規(guī)范有幾種機制來處理互連級別的可管理性和測試/調試/遙測（統(tǒng)稱為 DFx）設計的各個方面。示例包括通道裕度（lane margining）、合規(guī)性測試、故障報告、邊帶訪問（sideband access）等。然而，在芯片和 SiP 級別仍有許多具有挑戰(zhàn)性的問題必須解決，才能實現開放、即插即用的基于chiplet的生態(tài)系統(tǒng)的愿景。

UCIe 聯盟正在全面解決這些挑戰(zhàn)，超越接口級別，解決從die分類、封裝/鍵合到現場級別的挑戰(zhàn)——這涵蓋整個硅片生命周期，這些增強功能將使我們的成員能夠應用這些學習成果并改進上游。

在本文中，我們提供了實現廣泛的、即插即用的基于小芯片的生態(tài)系統(tǒng)所需克服的挑戰(zhàn)的示例。

在分類芯片測試期間，雖然我們可以探測凸塊，但無法對微凸塊進行探測；尤其是當我們轉向 25μ 凸塊間距時。因此，我們必須創(chuàng)新，使用其他凸塊。同樣，我們應該能夠在現場無縫管理維修或固件升級。

對于在封裝級別可控性和可觀察性有限的Chiplet，調試提出了獨特的挑戰(zhàn)（例如，無法在封裝內插入邏輯分析儀或示波器）。行業(yè)應如何處理 SiP 中芯片的可管理性？最重要的是，我們如何安全地解決這些問題？一些chiplets可能無法從封裝引腳直接訪問（見圖 1a），這一事實使這些問題變得更加困難。我們還需要處理各種帶寬需求。例如，不同的chiplets對掃描鏈、調試、可管理性等所需的帶寬范圍不同。

我們對 UCIe 2.0 規(guī)范的方法是定義一個通用基礎設施，該基礎設施可在使用現有 IP 構建塊（building blocks ）以及封裝級別的外部接口的同時解決所有已確定的挑戰(zhàn)。我們認為這些功能是互補的，我們的方法適用于現有 IP（甚至非 UCIe IP），并對 UCIe PHY 進行了增強。我們還使用外部封裝引腳來訪問芯片集，以通過規(guī)范中定義的橋接機制進行管理、調試或測試。這些接口和 IP 必須與封裝上的 UCIe 2.0 鏈路無縫協作，以提供所需的外部和內部訪問。圖 1b 列出了不同接口可用的帶寬，為 SiP 設計人員提供了多種選擇。

在 UCIe 2.0 規(guī)范中，可管理性是可選的。支持的機制包括發(fā)現chiplet集及其配置；初始化芯片集結構（initialization of chiplet structures）和參數（即串行 EEPROM 替換）；固件下載；電源和熱管理；錯誤報告；遙測；檢索日志和崩潰轉儲信息；測試和調試；啟動和報告自檢狀態(tài)；以及芯片安全的各個方面。這些機制利用現有的適用行業(yè)標準，并且與chiplets上的底層協議無關。這些機制旨在跨來自不同供應商的chiplet工作，并支持特定于供應商的擴展。這些功能是可發(fā)現和可配置的，允許在 SiP 之間快速部署通用固件庫。UCIe 可管理性所需的核心功能可以通過硬件和/或固件實現，從而提高靈活性。

UCIe 2.0 可管理性基線架構（manageability baseline architecture，如圖 2）定義了一種橋接功能，用于連接到外部接口（例如 SMBus 或 PCIe），從而實現封裝外連接。每個chiplet組中的管理結構由多個管理元素組成，其中一個元素充當管理主管，負責發(fā)現、配置和協調 SiP 的整體管理，并充當可管理性信任根。

UCIe 管理傳輸被定義為一種獨立于媒體（media-independent）的協議，用于芯片組中管理實體之間以及 SiP 中芯片組之間的通信。安全機制被定義為根據功能提供所需的保護級別。定義了兩種管理鏈路封裝機制，以使用邊帶和主帶傳輸 UCIe 管理傳輸數據包。UCIe 定義了最多八個獨立的虛擬通道來提供服務質量，每個通道都具有有序或無序語義。數據包基于信用（credits）進行交換，信用最初是在鏈路訓練期間協商的。

UCIe DFx 架構 (UDA：UCIe DFx architecture) 包含測試、遙測和調試，并通過管理結構進行覆蓋。UDA 基于每個chiplet內的 Hub-Spoke 模型（圖 2）。每個chiplet都支持一個 DFx 管理中心 (DMH：DFx Management Hub )，這是一個管理元素，可充當訪問芯片內測試、調試和遙測功能的網關。DMH 允許發(fā)現這些功能，并將與這些功能相關的管理傳輸數據包路由到各種連接的 DFx 管理“輻條”(DMS：DFx Management “Spokes” )。輻條（Spokes）是實現給定測試、調試或遙測功能的實體。一些示例包括掃描控制器、MEM BIST、SoC（片上系統(tǒng)）結構調試、跟蹤協議引擎、核心調試、遙測等。

架構配置寄存器（圖 3）在現有寄存器之上具有 UCIe-wrapper，為軟件提供了一個通用框架。對于系統(tǒng)級使用，可以根據 Spoke 的（UCIe 聯盟分配的）供應商 ID (VID) 和（供應商分配的）Device ID (DID) 加載特定于供應商的驅動程序以支持每個獨特的功能。UDA 的管理數據包可以作為內存訪問協議數據包（例如，用于發(fā)現chiplet中的 DMH/DMS）和/或以供應商定義的 UCIe DFx 消息格式（例如，用于通過chiplet將調試信號發(fā)送到 PCIe 等封裝引腳，以便使用邏輯分析儀進行觀察）發(fā)送。圖 4 演示了其他使用模型。

雖然管理數據包可以在現有 UCIe 端口上進行時分復用，但 UCIe 2.0 還提供了添加專用 UCIe-S 端口以實現可管理性和 UDA 功能的額外功能。這些端口可以是簡單的邊帶（sideband），以 4 個凸塊或半寬 (x8) 提供 800 Mb/s/方向，或更高，UCIe-S 以 32 GT/s 的速度為每個 x8 提供 256 Gb/s/方向。

二、垂直集成芯片組可顯著提高功率性能，并采用 UCIe-3D

UCIe 聯盟于 2022 年 3 月成立，我們發(fā)布了定義明確的 UCIe 1.0 規(guī)范，解決了平面連接（2D 和 2.5D）問題。我們認識到垂直集成的重要性，并表示我們打算研究 3D 芯片組。UCIe 2.0 規(guī)范通過完全定義的規(guī)范（涵蓋平面和垂直連接）兌現了這一承諾。

十多年來，隨著封裝內存和計算的商業(yè)化，提供垂直連接的 3D 互連芯片組的技術取得了顯著進步，證實了需求的存在?，F在是時候通過一系列選項來標準化接口，以滿足生態(tài)系統(tǒng)中的各種需求。

3D 封裝技術（例如混合鍵合 (HB：Hybrid Bonding)）的最新趨勢是大幅縮Chiplet之間的凸塊間距。UCIe-3D 的目標是將凸塊間距從 9 μm 縮小到 1 μm，甚至可能更低。3D 互連將Chiplet之間的距離縮小到幾乎為 0。因此，互操作性需要限制在相同的凸塊間距內。雖然這不是一種廣泛的即插即用（即，凸塊間距為 1 μm 的芯片只能與凸塊間距為 1 μm 的另一個chiplet混合鍵合，而不能與凸塊間距為 9 μm 的chiplet混合鍵合），但關鍵性能指標 (KPI：key performance indicator) 的改進（例如帶寬密度、功率效率等）是巨大的。如表 1 所示。

UCIe-3D 的第一大優(yōu)勢是帶寬密度增加。這是雙重優(yōu)勢。首先，減小的凸塊間距（從 9 μm 降至 1μm 以下）意味著給定面積的導線數量與平方成反比；例如，將 2.5D 的 25 μm 與 3D 的 5 μm 進行比較，可得出相同面積的導線數量增加 25 倍；其次是面積本身。與 UCIe 2D/2.5D 相比，UCIe-3D 具有真實連接與海岸線消耗的優(yōu)勢。這意味著外圍 PHY 上不會浪費任何面積，并且整個芯片組都可用于 3D 連接。

圖 5 顯示了使用 UCIe-3D 連接的兩個Chiplet組和九個片上網絡控制器 (NOC)。要獲得凸塊間距縮放的好處，必須保持相關電路簡單，限制凸塊。隨著帶寬密度的增加，無需驅動更高的頻率。如表 1 所示，即使在 4 GT/s 頻率下，帶寬密度也比 32 GT/s 的 UCIe 2.5D 提高了幾個數量級（例如，凸塊間距為 1 μm 的 UCIe-3D 為 300 TB/s/mm2，而凸塊間距為 25 μm 的 UCIe-2.5D 為 1.35 TB/s/mm2）。為了適應減小的凸塊間距，我們通過選擇適當的誤碼率 (BER：bit error rate ) 消除了對 (反) 序列化、CRC、重放等的需求（如表 1 所示）。同樣，ESD 保護電路必須先降低至 5V CDM，并從 3 μm 開始逐漸消除。

UCIe-3D 的第二個主要優(yōu)勢是功耗更低。隨著距離減?。▇0），相關的電寄生效應也隨之減小。隨著 SoC 頻率（<= 4 GT/s），電路變得簡單 - 由簡單的逆變器組成。再加上頻率降低，功耗甚至更低（至少低一個數量級）。

4、結論

UCIe 技術發(fā)展勢頭強勁！自 UCIe 聯盟成立以來，UCIe 聯盟成員已宣布了產品開發(fā)，并提供了基于 UCIe 1.0 和 1.1 規(guī)范的可操作硅片演示。我們正處于與其他成功標準（包括 PCIe、CXL 和 USB）類似的數十年歷程的早期階段。隨著技術的普及，我們的成員致力于對未來規(guī)范進行必要的改進；

UCIe 2.0 是我們承諾的體現?？晒芾硇院?DFx 增強功能表明我們不斷致力于改進現有方法，而 UCIe-3D 則表明我們愿意接受必要的挑戰(zhàn)，以實現能效性能的指數級改進。

最后，我想描繪一個系統(tǒng)級封裝的愿景，其中使用現有的 UCIe-2.5D 和 UCIe-2D 平面互連連接多個 UCIe-3D 芯片組堆棧，以及所有即將推出的增強功能。如今的芯片級封裝就像是小城市，其密度高于十年前的單片芯片，而后者可以比作小村莊。未來采用 UCIe-3D 的 SiP 將像一座摩天大樓林立的大都市，密度極高。計算和內存元件緊密封裝在一起的高密度意味著比特傳輸距離更短，從而實現卓越的性能和更低的功耗。換句話說，未來確實非常光明。

值得一提的的是，作為芯片行業(yè)的重要參與者，NVIDIA 硬件工程副總裁 Ashish Karandikar在評價UCIe新標準時候談到：“UCIe 2.0 規(guī)范的發(fā)布標志著基于芯片的系統(tǒng)設計發(fā)展的一個重要里程碑，它提供了一種初始化、管理和調試片上系統(tǒng)的標準化方法。作為 UCIe 聯盟的成員，NVIDIA 致力于推進該規(guī)范的各個方面，以幫助推動下一代計算系統(tǒng)的創(chuàng)新和性能。”