處理不同的信號,如LVDS和CML

類似的原理也可以應(yīng)用于任何使用差動信號的高速接口技術(shù)。事實上,隨著數(shù)據(jù)傳輸速度的加快,需要增加對這些項目的關(guān)注。隨著數(shù)據(jù)速率進入Gbps范圍,過程和板幾何形狀變得更小,在短得多的傳輸距離時,串?dāng)_等不必要的影響會成為一個問題。

當(dāng)轉(zhuǎn)換器的采樣速率和分辨率向上推時,對高速接口的需求隨之而來。這首先導(dǎo)致引入了LVDS技術(shù),隨后又引入了JEDS204接口的規(guī)范,該接口在物理接口中使用CML。

當(dāng)處理微分信號時,首先要做的是確保系統(tǒng)正確地終止。雖然接收器(FPGA或ASIC)可能有內(nèi)部終止,但有時這不足以適當(dāng)終止系統(tǒng),接收器的數(shù)據(jù)捕獲可能會受到損害。圖3和圖4顯示了典型的LVDS和CML驅(qū)動程序以及接收器所需的終止。單差速器終止電阻(R Tdiff 可使用或使用兩個單端終止電阻(R TSE )可以使用。產(chǎn)生的終止電阻應(yīng)該等于大約100歐姆。在需要時,使用兩個50歐姆的單端終止電阻器可以提供額外的普通模式拒絕噪音。

圖3帶終端的LVDS輸出驅(qū)動程序 n

圖4帶終止的CML輸出驅(qū)動程序

當(dāng)不使用適當(dāng)?shù)慕K止時,信號質(zhì)量就會降低,從而導(dǎo)致數(shù)據(jù)在傳輸過程中損壞,并可能完全擾亂鏈接。確定鏈接上數(shù)據(jù)質(zhì)量的一種方法是眼圖。眼影圖是一種測量方法,它表明鏈接上信號的幾個參數(shù).

圖5顯示了在3.1GbpsJISD204鏈接上正確終止CML驅(qū)動程序的眼圖。眼圖顯示良好的過渡,并有足夠的開放的眼睛,這樣接收者應(yīng)該沒有困難解釋數(shù)據(jù)。

圖6顯示了一個不恰當(dāng)終止的CML驅(qū)動器相同的3.1GbpsJES204鏈接的結(jié)果。眼影圖的顫動次數(shù)增加,幅度減小,眼睛關(guān)閉,導(dǎo)致接收器在解釋數(shù)據(jù)時有困難。

圖53.1Gbps眼表--正確終止CML驅(qū)動程序

圖63.1Gbps眼影圖-不正當(dāng)終止CML驅(qū)動程序

除了有適當(dāng)?shù)慕K止外,還必須注意輸電線路的物理布局。對于如何設(shè)計差速線有一些普遍的誤解。有人會說共面差動輸電線路(圖8)比寬帶差動輸電線路(圖7)提供更好的性能。然而,這兩種類型的差動輸電線路在噪聲耦合免疫方面都沒有優(yōu)勢。

有活動輸電線路在相似的距離,在這兩種情況下,噪音大致相同。優(yōu)點在于設(shè)計簡單,可制造性好。對于電路板設(shè)計者來說,寬帶差動輸電線路的路由比較困難。此外,由于難以精確地登記兩層以保證覆蓋,因此對板材制造商來說,它們更成問題。

圖7寬帶輸電線路

圖8共面輸電線路

另一個常見的誤解是,為了達到最佳性能,差動輸電線路必須緊密耦合。在緊密耦合的差動輸電線路中,個別的跟蹤阻抗實際上比必需的要高,并大于50歐姆的最優(yōu)值。此外,由于幾何尺寸較小,皮膚效應(yīng)損失和串?dāng)_增加。

在制造過程中,輸電線路的阻抗也變得更加難以控制。例如,在制造過程中,具有100歐姆差阻阻抗的緊密耦合差速器傳輸線和具有+/-100萬公差公差的5毫米跟蹤寬度的阻抗變化為+/-10%。由于差動對有兩條傳輸線,加上兩條傳輸線,可能會有很大的變化。

不僅在單獨的輸電線路中有阻抗變化,而且在線路分離到包件或連接器時也可能有阻抗中斷。圖9給出了一個例子,說明當(dāng)差動輸電線路必須分離到包件或連接器時,阻抗不連續(xù)的相對幅度的差異。

圖9緊緊地松散耦合輸電線路-阻抗中斷

當(dāng)觀察大阻抗不連續(xù)所帶來的影響時,眼睛圖可以再次用來評估對鏈接數(shù)據(jù)質(zhì)量的整體影響。圖10顯示了CML驅(qū)動程序輸出路徑中的阻抗不連續(xù)對3.1GbpsJES204鏈接的影響。阻抗不連續(xù)的最顯著的影響是眼睛圖中信號的上升邊緣的障礙。與圖10和圖5相比,明顯的是,上升的邊緣明顯減緩,眼睛正在接近。正如不正確終止CML驅(qū)動程序一樣,這種降級信號也會導(dǎo)致接收器在解釋數(shù)據(jù)時遇到困難。

圖10.1Gbps眼圖-大阻抗不連續(xù)

哪個接口是"最好的"?

首先要考慮的兩個項目是數(shù)據(jù)傳輸?shù)乃俣群蛡鬏數(shù)木嚯x。一般而言,隨著ADCS的速度和分辨率的提高,制造商從CMOS轉(zhuǎn)向LVDS到CML,以便能夠盡可能準(zhǔn)確和高效地將數(shù)據(jù)從ADC傳送到接收機(通常是FPGA或ASIC)。

以低于150-200MSP的采樣率操作且分辨率小于14位的ADCS通?？梢允褂肅MOS輸出。然而,隨著包中的ADCS數(shù)量增加,CMOS輸出的數(shù)量增加,最終需要一個使用較少輸出數(shù)量的更有效的接口。

例如,一個四通道14位ADC將需要60個輸出引腳僅為數(shù)據(jù)位。同樣的四通道ADC只需要32個輸出引腳用于解壓器(雙數(shù)據(jù)速率)LVDS輸出接口,只有6個輸出引腳用于JES204實現(xiàn)CML輸出。更高的密碼不僅會引起問題,而且數(shù)據(jù)速率和功率要求也會引起關(guān)注。在CMOS接口中,隨著數(shù)據(jù)傳輸速度的增加,功率也會增加,而由于功率消耗的限制,這本身就限制了數(shù)據(jù)速度的上限。

為了使這些問題更加復(fù)雜,噪音也成為人們關(guān)注的問題。與LVDS和CML的差動信號相比,CMOS中使用的單端信號更容易受到噪聲和地面反彈的影響。同樣,隨著速度和分辨率的不斷提高,LVDS也變得不切實際。CML驅(qū)動程序開始更有意義地使用,因為可以支持的數(shù)據(jù)速率要高得多。支持更高數(shù)據(jù)速率的能力允許數(shù)據(jù)序列化,從而減少了所需的輸出驅(qū)動數(shù)

結(jié)論

當(dāng)前發(fā)展數(shù)據(jù)中心采用的三種主要數(shù)字輸出類型各有其優(yōu)缺點。在使用使用CMOS、LVDS或CML輸出驅(qū)動程序的ADCS時,重要的是要記住這些。每一種類型的驅(qū)動器都有質(zhì)量和要求,在設(shè)計一個系統(tǒng)時必須注意,這樣,ADC數(shù)據(jù)就可以在接收器設(shè)備中被適當(dāng)?shù)夭蹲?無論是可編程門或ASIC。

重要的是要了解必須驅(qū)動的負(fù)載,在適當(dāng)?shù)那闆r下使用正確的終止,并對發(fā)展數(shù)據(jù)中心使用的不同類型的數(shù)字輸出采用適當(dāng)?shù)牟季旨夹g(shù)。隨著ADCS的速度和分辨率的提高,所產(chǎn)生的輸出數(shù)據(jù)速率也會增加,并且通常被序列化以獲得更高的吞吐量。隨著這種情況的發(fā)生,更重要的是要有一個適當(dāng)設(shè)計的系統(tǒng),并采用最佳的布局技術(shù)。