目前，已經(jīng)有兩個標(biāo)準(zhǔn)已經(jīng)編寫來定義LVDS接口。最常用的ANSI/TIA/EIA-644規(guī)范,題為"低壓差動信令(LVDS)接口電路的電氣特性。另一種是題為"用于可伸縮相干接口的低壓差動信號(LVDS)標(biāo)準(zhǔn)"的IEEE標(biāo)準(zhǔn)159.3。"

LVDS確實要求更仔細(xì)地注意信號路由的物理布局,但是當(dāng)以200MSP或更高的速度采樣時,轉(zhuǎn)換器有許多優(yōu)點(diǎn)。LVDS驅(qū)動程序的恒流允許許多輸出被驅(qū)動而不需要CMOS所需要的大量電流。

此外,可以在雙數(shù)據(jù)速率模式下運(yùn)行LVDS,在這種模式下,可以通過同一LVDS輸出驅(qū)動程序路由兩個數(shù)據(jù)位。與CMOS相比,這減少了一半的針數(shù)。

此外,相同數(shù)量的數(shù)據(jù)輸出的耗電量也減少了。LVDS確實比CMOS為轉(zhuǎn)換器的數(shù)據(jù)輸出提供了許多好處,但它最終也有其局限性。隨著轉(zhuǎn)換器分辨率的增加,LVDS接口所需的數(shù)據(jù)輸出數(shù)量對于多氯聯(lián)苯的布局來說變得更加難以管理。此外,轉(zhuǎn)換器的樣本速率最終將接口的所需數(shù)據(jù)速率推到LVDS的能力之外。

轉(zhuǎn)換器數(shù)字輸出接口的最新趨勢是使用使用當(dāng)前模式邏輯(CML)輸出驅(qū)動器的序列化接口。分辨率較高的典型轉(zhuǎn)換器( ≥ 14比特),更高速度( 對200MSP的需求,以及對小型包件的需求,降低了動力,使用這些類型的驅(qū)動程序。 CML輸出驅(qū)動程序使用在最新轉(zhuǎn)換器上的JES204接口中。

利用帶有序列化JEDS204接口的ZINGCML驅(qū)動程序,轉(zhuǎn)換器輸出的數(shù)據(jù)速率可以上升到12Gbps(目前正在修訂規(guī)范JES204B)。此外,所需輸出銷的數(shù)量也大大減少。路由單獨(dú)的時鐘信號不再必要,因為時鐘已嵌入到8B/10B編碼數(shù)據(jù)流中。

數(shù)據(jù)輸出銷的數(shù)量也減少,至少需要兩個。隨著轉(zhuǎn)換器的分辨率、速度和通道計數(shù)的增加,數(shù)據(jù)輸出銷的數(shù)量可能會進(jìn)行規(guī)模化,以考慮到所需的更大吞吐量。然而,由于與CML驅(qū)動器使用的接口通常是串行的,所以所需的插銷數(shù)量比CMOS或LVDS要小得多。(用CMOS或LVDS傳輸?shù)臄?shù)據(jù)是并行的,需要大量的引腳。)

表1 使用帶有不同通道計數(shù)和比特分辨率的80MSP轉(zhuǎn)換器顯示三個不同接口的PIN計數(shù)。在CMOS和LVDS輸出的情況下,數(shù)據(jù)假定每個通道數(shù)據(jù)的同步時鐘,而使用CML輸出的JEDS204數(shù)據(jù)傳輸?shù)淖畲髷?shù)據(jù)速率為3.2Gbps。當(dāng)看到這個表時,向CML發(fā)展的原因變得顯而易見,而且可以實現(xiàn)的針數(shù)的大幅減少也是顯而易見的。 .

表1：針計數(shù)比較-80MspsADC

由于CML驅(qū)動程序用于序列化數(shù)據(jù)接口,所以所需的插銷數(shù)量要小得多。 圖3 顯示一個典型的CML驅(qū)動器,用于轉(zhuǎn)換器的JES204或類似的數(shù)據(jù)輸出。圖中給出了CML驅(qū)動程序的典型體系結(jié)構(gòu)的概括。它顯示了可選的源終止電阻和公共模式電壓。電路的輸入將開關(guān)驅(qū)動到電流源,電流源將適當(dāng)?shù)倪壿嬛凋?qū)動到兩個輸出終端。

圖3:典型的CML輸出驅(qū)動程序

CML驅(qū)動程序與LVDS驅(qū)動程序相似,因為它以恒流模式運(yùn)行。這也使CML驅(qū)動程序在功率消耗方面具有優(yōu)勢。在恒流模式下工作,需要較少的輸出針,減少總耗電量。

與LVDS一樣,需要有負(fù)載終止和有控制阻阻輸電線路,其單端阻抗為50 ? 差阻抗為100 ? .驅(qū)動程序本身也可能有終止,如圖3所示,以幫助處理任何由于高帶寬信號敏感性而產(chǎn)生的信號反射。

在符合JES204標(biāo)準(zhǔn)的轉(zhuǎn)換器中,根據(jù)操作速度不同,差動和共模電壓水平有不同的規(guī)格。在6.375Gbps的速度下,差動電壓水平名義上為800mv,而普通模式大約為1.0V。

當(dāng)運(yùn)行速度超過6.375Gbps但小于12.5Gbps時,差動電壓電平被指定為400mv,而普通模式再次大約為1.0V。隨著轉(zhuǎn)換器速度和分辨率的提高,CML輸出看起來是理想的驅(qū)動器類型,以提供必要的速度,以跟上技術(shù)需求對轉(zhuǎn)換器的各種應(yīng)用。

數(shù)字定時:要注意的東西

每個數(shù)字輸出驅(qū)動器類型都有時間關(guān)系,需要密切關(guān)注。由于有多個數(shù)據(jù)輸出與CMOS和LVDS,這包括信號的路由路徑,以最小化傾斜。如果差異太大,則可能無法在接收器上實現(xiàn)適當(dāng)?shù)臅r間。

此外,還有一個時鐘信號需要路由并與數(shù)據(jù)輸出保持一致。必須仔細(xì)注意時鐘輸出和數(shù)據(jù)輸出之間的路由路徑,以確保傾斜度不太大。

對于JES204接口中的CML,也必須注意數(shù)字輸出之間的路由。需要管理的數(shù)據(jù)輸出明顯減少,因此這項任務(wù)變得更加容易,但不能完全忽視。在這種情況下,不需要擔(dān)心數(shù)據(jù)輸出和時鐘輸出之間的時序傾斜,因為時鐘是嵌入在數(shù)據(jù)中的。然而,必須注意在接收器中有一個適當(dāng)?shù)臅r鐘和數(shù)據(jù)恢復(fù)(CDR)電路。

除了傾斜,設(shè)置和保持時間的CMOS和LVDS也必須仔細(xì)觀察。數(shù)據(jù)輸出必須在時鐘邊緣過渡之前的足夠時間內(nèi)被驅(qū)動到適當(dāng)?shù)倪壿嫚顟B(tài),并且必須在時鐘邊緣過渡之后的足夠時間內(nèi)保持在該邏輯狀態(tài)。這可能會受到數(shù)據(jù)輸出和時鐘輸出之間的傾斜的影響,所以保持良好的定時關(guān)系是很重要的。

由于信號波動和差動信號的降低,LVDS具有優(yōu)于CMOS的優(yōu)勢。LVDS輸出驅(qū)動器不必向許多不同的輸出器驅(qū)動如此大的信號,也不必像CMOS驅(qū)動器那樣從電源中抽取大量電流。這就減少了發(fā)生邏輯狀態(tài)變化的問題的可能性。

如果有許多CMOS驅(qū)動器同時開關(guān),電源電壓可能會被拉下來,并引入問題驅(qū)動正確的邏輯值到接收器。LVDS驅(qū)動程序?qū)⒈３之?dāng)前的不變水平,使這一特定問題不會出現(xiàn)。此外,LVDS驅(qū)動程序由于使用了差動信號,對共模噪聲具有固有的免疫力。

CML驅(qū)動程序具有與LVDS相似的優(yōu)點(diǎn)。這些驅(qū)動程序也具有恒定的電流水平,但與LVDS不同的是,由于數(shù)據(jù)的序列化,需要的數(shù)字要小得多。此外,CML驅(qū)動程序還提供了對共模噪聲的免疫性,因為他們也使用差動信號。

然而,LVDS和CML的缺點(diǎn)是電流是恒定的,即使在較低的采樣速率下,功率消耗仍然是很大的。對于速度和分辨率更高的轉(zhuǎn)換器來說,與CMOS相比的優(yōu)勢是,當(dāng)使用LVDS或CML時,功率和PIN計數(shù)顯著降低。

隨著轉(zhuǎn)換器技術(shù)的進(jìn)步,速度和分辨率的提高,數(shù)字輸出驅(qū)動器進(jìn)行了調(diào)整和發(fā)展,以滿足傳輸數(shù)據(jù)的必要要求。隨著轉(zhuǎn)換器中的數(shù)字輸出接口向序列化數(shù)據(jù)傳輸過渡,CML輸出越來越受歡迎。

然而,CMOS和LVDS的數(shù)字輸出仍在當(dāng)前的設(shè)計中使用。有些應(yīng)用程序最適合每一種類型的數(shù)字輸出,使用起來最有意義。每種類型的輸出都有挑戰(zhàn)和設(shè)計考慮,每種類型的輸出都有其優(yōu)勢。

在采樣速度小于200MSP的轉(zhuǎn)換器中,CMOS仍然是一種合適的技術(shù)。當(dāng)采樣速度超過200MSP時,LVDS在許多應(yīng)用中成為一個比CMOS更可行的選擇。為了進(jìn)一步提高效率,降低功率和包裝尺寸,CML驅(qū)動程序可以使用序列化數(shù)據(jù)接口,如JES204。