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[導(dǎo)讀]信號(hào)完整性(SI)是指信號(hào)在傳輸路基上的質(zhì)量,隨著微電子技術(shù)的不斷升級(jí)完善,集成電路輸出開(kāi)關(guān)速度得到提高,PCB板密度大幅增加,也對(duì)產(chǎn)品性能和數(shù)據(jù)處理量提出了更高的要求,促使信號(hào)完整性已成為高速數(shù)字PCB設(shè)計(jì)者必須重點(diǎn)關(guān)注的問(wèn)題之一。

信號(hào)完整性(SI)是指信號(hào)在傳輸路基上的質(zhì)量,隨著微電子技術(shù)的不斷升級(jí)完善,集成電路輸出開(kāi)關(guān)速度得到提高,PCB板密度大幅增加,也對(duì)產(chǎn)品性能和數(shù)據(jù)處理量提出了更高的要求,促使信號(hào)完整性已成為高速數(shù)字PCB設(shè)計(jì)者必須重點(diǎn)關(guān)注的問(wèn)題之一。

如何在PCB板設(shè)計(jì)中充分考慮信號(hào)玩轉(zhuǎn),并采取有效措施來(lái)防范,也開(kāi)始成為現(xiàn)在的PCB設(shè)計(jì)行業(yè)的熱門話題,是PCB設(shè)計(jì)工程師普遍頭痛的首要問(wèn)題。那么信號(hào)完整性問(wèn)題有哪些,如何避免?

一般來(lái)說(shuō),在PCB設(shè)計(jì)中,信號(hào)完整性問(wèn)題主要分類為信號(hào)反射、串?dāng)_、信號(hào)延遲和時(shí)序錯(cuò)誤。

之前在設(shè)計(jì)板卡時(shí),只是聽(tīng)過(guò)相關(guān)的概念,但是未真正去研究關(guān)于SI相關(guān)的知識(shí)。將之前看過(guò)的一些資料整理如下:

揭曉PCB設(shè)計(jì)中越早解決效率越高的關(guān)鍵——信號(hào)完整性(SI)

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信號(hào)完整性分析

SI有關(guān)的因素:反射,串?dāng)_,輻射。反射是由于傳輸路徑上的阻抗不匹配導(dǎo)致;串?dāng)_是由于線間距導(dǎo)致;輻射則與高速器件本身以及PCB設(shè)計(jì)有關(guān)。

傳輸線判斷

先解釋一下什么是高速電路:信號(hào)的最高頻率成分是取決于有效頻率,而不是周期頻率。

高速電路的定義是根據(jù)信號(hào)的有效頻率來(lái)計(jì)算的,在現(xiàn)實(shí)世界中,任何信號(hào)都是由多個(gè)頻率分量的正弦波疊加而成的。定義各正弦波分量的幅值為VN,則VN = 2 / (3.14 x N),可見(jiàn)各級(jí)諧波分量的幅值與頻率成反比。

現(xiàn)實(shí)信號(hào),隨著頻率的升高,其各級(jí)諧波分量的幅值比理想方波中相同頻率正弦波分量的幅值下降的更快,直到某級(jí)諧波分量。

其幅值下降到理想方波中對(duì)應(yīng)分量的70%(即功率下降到50%),定義該諧波分量的頻率為信號(hào)的有效頻率,其計(jì)算公式為:Fknee = 0.5 / Tr(10% ~ 90%),其中Tr(10% ~ 90%)為信號(hào)上升沿部分的10%~90%,一般在數(shù)據(jù)手冊(cè)中都會(huì)給出相應(yīng)的時(shí)間(如圖中所示的t3)。

某手冊(cè)輸出信號(hào)上升時(shí)間

利用判斷高速信號(hào)的公式,所以對(duì)于高速和低速的區(qū)分,需要考慮信號(hào)頻率和傳輸路徑長(zhǎng)度。

判斷步驟:

1)獲得信號(hào)的有效頻率Fknee 和走線長(zhǎng)度 L;

2)利用Fknee 計(jì)算出信號(hào)的有效波長(zhǎng)λknee,,即λknee = C /Fknee ;

3)判斷L與1/6 x λknee之間的關(guān)系,若L > 1/6 x λknee,則信號(hào)為高速信號(hào),反之為 低速信號(hào);

其中λknee = C / Fknee;其中C是比光速略低的速度,F(xiàn)knee = 0.5 / Tr(10% ~ 90%),還需注意的是,若是對(duì)于百兆頻率的信號(hào),若是沒(méi)有現(xiàn)成的板子,可以對(duì)有效頻率Fknee進(jìn)行估算, Fknee 約為 7倍的Fclock(信號(hào)的周期)。

若L > 1/6 x λknee,則視為傳輸線,傳輸線必須考慮在傳輸過(guò)程中可能由于阻抗不匹配導(dǎo)致信號(hào)的反射問(wèn)題。

反射公式

信號(hào)的反射ρ = (Z2 -Z1)/(Z2 +Z1)

其中Z2 為反射點(diǎn)之后的線路阻抗;Z1為反射之前的線路阻抗。

ρ 的可能存在值±1,0,當(dāng)為0時(shí)全部吸收,當(dāng)為±1時(shí)則發(fā)生反射。信號(hào)的反射由始端、傳輸路徑、終端阻抗的不匹配導(dǎo)致。

降低反射方法

為了盡可能降低信號(hào)的反射,那么需要Z2 和Z1盡可能相近。有幾種方法進(jìn)行阻抗匹配:發(fā)送端串聯(lián)匹配,接收端并聯(lián)匹配,接收端分壓匹配,接收端阻容并聯(lián)匹配,接收端二極管并聯(lián)匹配。


揭曉PCB設(shè)計(jì)中越早解決效率越高的關(guān)鍵——信號(hào)完整性(SI)

3)接收端分壓匹配

4)接收端阻容并聯(lián)匹配

優(yōu)點(diǎn): 功耗較小;

缺點(diǎn): 存在接收端高低電平不匹配情況,由于電容的存在,會(huì)使信號(hào)的邊沿變化變緩。

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信號(hào)回路


揭曉PCB設(shè)計(jì)中越早解決效率越高的關(guān)鍵——信號(hào)完整性(SI)

信號(hào)回路主要包括兩個(gè)路徑,一個(gè)是驅(qū)動(dòng)路徑,一個(gè)是回路路徑。在發(fā)送端、傳輸路徑、接收端測(cè)得的信號(hào)電平,實(shí)質(zhì)上是該信號(hào)在驅(qū)動(dòng)路徑和返回路徑上對(duì)應(yīng)位置的電壓值,這兩條路徑都非常重要。

要提供完整的回流路徑,需要注意以下幾點(diǎn):

1、信號(hào)換層時(shí),最好不要改變參考層,若信號(hào)的換層時(shí)從信號(hào)層1換到信號(hào)層。參考層都是底層1,在這種情況下,返回路徑無(wú)需換層,即信號(hào)的換層對(duì)其反回路徑無(wú)影響。

2、信號(hào)換層時(shí),最好不改變參考層的網(wǎng)絡(luò)屬性。也就是信號(hào)1開(kāi)始的參考層是電源層1/地層1,經(jīng)過(guò)換層之后,信號(hào)1的參考層是電源層2/地層2,其參考層的網(wǎng)絡(luò)屬性未變,都是GND或電源屬性,可利用附近的GND或者電源過(guò)孔實(shí)現(xiàn)反回路徑的通路。

這里在高速情況下,過(guò)孔的容抗和感抗也是不能忽略的,這種情況下,盡量減小過(guò)孔,減小過(guò)孔本身產(chǎn)生的阻抗變化影響,減小對(duì)信號(hào)回流路徑的影響。

3、信號(hào)換層時(shí),最好在信號(hào)過(guò)孔附近增加一個(gè)與參考層同屬性的過(guò)孔。

4、若換層前后,兩層參考層的網(wǎng)路屬性不同,要求兩參考層相距較近,減小層間阻抗和返回路徑上的壓降。

5、當(dāng)換層的信號(hào)較密集時(shí),附近的地或者電源過(guò)孔之間應(yīng)保持一定距離,換層信號(hào)很多時(shí),需要多打幾個(gè)對(duì)地或者對(duì)電源的過(guò)孔。

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串?dāng)_

解決串?dāng)_的辦法是,高速信號(hào),時(shí)鐘信號(hào),其他數(shù)據(jù)信號(hào)等,間距滿足3W原則。

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