中國(guó)上海，2023年8月——高性能FPGA芯片和嵌入式FPGA IP(eFPGA IP)領(lǐng)域內(nèi)的先鋒企業(yè)Achronix半導(dǎo)體公司日前宣布：為幫助用戶利用先進(jìn)的Speedcore eFPGA IP來(lái)構(gòu)建先進(jìn)的chiplet解決方案，公司開通專用網(wǎng)頁(yè)介紹相關(guān)技術(shù)，以幫助用戶快速構(gòu)建新一代高靈活性、高性價(jià)比的chiplet產(chǎn)品， chiplet設(shè)計(jì)和開發(fā)人員可以透過(guò)該公司網(wǎng)站獲得有關(guān)Speedcore eFPGA IP的全面支持。中國(guó)客戶亦可以通過(guò)Achronix在中國(guó)的服務(wù)團(tuán)隊(duì)得到同樣的支持。

Speedcore? eFPGA IP可以通過(guò)各種形式進(jìn)行部署，包括集成到一個(gè)由客戶定義的chiplet中，該chiplet可以通過(guò)2.5D互連技術(shù)部署到系統(tǒng)級(jí)封裝(SiP)方案中。SiP集成通常采用三種模式：第一種，基于成本最低的有機(jī)基板，但這種模式不會(huì)提供晶粒(die)之間的最高互連密度;第二種，基于具有重布線層(RDL)的中介層可以提高互連密度，但其更加昂貴;最后一種，硅內(nèi)中介層可提供最高的互連密度，并且與高帶寬存儲(chǔ)器(HBM)相兼容，但其成本最高。

與獨(dú)立FPGA芯片解決方案相比，chiplet解決方案可以使設(shè)計(jì)人員減少所需電路板空間，且對(duì)比獨(dú)立FPGA來(lái)說(shuō)可以實(shí)現(xiàn)新的集成可能性。使用基于 Speedcore eFPGA IP 的定制chiplet解決方案，設(shè)計(jì)人員需要指定chiplet與其ASIC晶粒之間所使用的互連技術(shù)。Speedcore eFPGA IP與chiplet互連技術(shù)無(wú)關(guān)，具有的互連密度和性能，可使之與所有各種2.5D互連技術(shù)協(xié)同工作。設(shè)計(jì)人員可以完全自主定義Speedcore eFPGA中的邏輯、DSP模塊和內(nèi)存數(shù)量，以滿足其應(yīng)用需求。

與僅僅集成FPGA裸die相比較，基于Speedcore eFPGA IP的chiplet具有更多優(yōu)勢(shì)

通常來(lái)說(shuō)，設(shè)計(jì)人員想要開發(fā)一款集成了ASIC和FPGA的解決方案，他們就需要從FPGA供應(yīng)商那里購(gòu)買裸die，但這種方法具有一定的挑戰(zhàn)性：

· FPGA供應(yīng)商通常不支持裸die業(yè)務(wù)，因?yàn)樗枰M(jìn)行定制化處理和測(cè)試

· 獨(dú)立FPGA芯片通常不具有系統(tǒng)級(jí)封裝集成所需的I/O結(jié)構(gòu)

· 獨(dú)立FPGA芯片未針對(duì)這些類型的應(yīng)用進(jìn)行優(yōu)化，這會(huì)導(dǎo)致功耗過(guò)高、封裝要求增加和die內(nèi)帶寬限制

另一方面，通過(guò)使用基于Speedcore eFPGA IP來(lái)構(gòu)建的chiplet，設(shè)計(jì)人員可獲得以下益處：

· 只包含其應(yīng)用所需的特定功能，從而實(shí)現(xiàn)更低的功耗和成本

· 可對(duì)chiplet和ASIC之間的接口進(jìn)行優(yōu)化，以最小的延遲來(lái)獲得最大帶寬

· 基于面積優(yōu)化的eFPGA IP chiplet具有更小的封裝尺寸

基于Speedcore eFPGA IP的chiplet比單片集成eFPGA和ASIC具有更多的優(yōu)勢(shì)

尋求最高集成度的設(shè)計(jì)人員可以選擇去開發(fā)一款包含Speedcore eFPGA IP的單芯片ASIC。然而，在某些應(yīng)用中，單芯片集成無(wú)法實(shí)現(xiàn)某些產(chǎn)品靈活性，而這在使用基于chiplet的方案中就有更多靈活性。

對(duì)比eFPGA和ASIC集成方案，使用基于eFPGA IP的chiplet，設(shè)計(jì)人員可以得到更多的益處，例如：

· 企業(yè)可以構(gòu)建不帶FPGA chiplet的獨(dú)特產(chǎn)品解決方案(不同的SKU)，以防止出現(xiàn)不需要FPGA靈活性的情況，從而降低成本和功耗。

· eFPGA還可以支持不同的工藝技術(shù)，以防止某種eFPGA工藝技術(shù)不匹配ASIC的最佳工藝技術(shù)。常見的案例如使用混合信號(hào)技術(shù)構(gòu)建的ASIC，或采用與這/某種eFPGA IP工藝不匹配的工藝技術(shù)來(lái)構(gòu)建的ASIC。

即刻開始使用Speedcore eFPGA IP Chiplet

開發(fā)Speedcore eFPGA IP chiplet的設(shè)計(jì)流程與開發(fā)集成Speedcore eFPGA IP的ASIC的設(shè)計(jì)流程相同。這種經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)流程，使設(shè)計(jì)人員可以利用既有工具和流程去輕松地開發(fā)一個(gè)基于Speedcore eFPGA IP的chiplet。