晶體管泛指一切以半導體材料為基礎的單一元件，包括各種半導體材料制成的二極管、三極管、場效應管、晶閘管等。晶體管具有檢波、整流、放大、開關、穩(wěn)壓、信號調(diào)制等多種功能，晶體管可用于各種各樣的數(shù)字和模擬功能。1947年12月16日,威廉·邵克雷(William Shockley)、約翰·巴頓(John Bardeen)和沃特·布拉頓(Walter Brattain)成功地在貝爾實驗室制造出第一個晶體管。晶體管是現(xiàn)代電器的最關鍵的元件之一。晶體管之所以能夠大規(guī)模使用是因為它能以極低的單位成本被大規(guī)模生產(chǎn)。

1947年12月，人類第一代半導體放大器件在貝爾實驗室誕生，其發(fā)明者肖克利及其研究小組成員將這一器件命名為晶體管。就是這一小小的晶體管，在此后的75年不斷改寫世界，與此同時，晶體管本身的發(fā)展也進入瓶頸，摩爾定律放緩。

晶體管誕生的第75年，還可以用哪些方法延續(xù)摩爾定律?

晶體管的誕生據(jù)說是創(chuàng)造了第一個組裝晶體管，稱為“點接觸晶體管”。圖片由諾基亞貝爾實驗室提供

根據(jù) Brattain 的筆記，發(fā)明“點接觸晶體管”的突破時刻是在 12 月 16 日。但據(jù)說是在 1947 年 12 月 23 日下午，Brattain 和 HR Moore 為公司的經(jīng)理和同事進行了演示。而那個日期通常被稱為晶體管的誕生日。

在本文中，我們匯總了一些關于電路的重要文章，這些文章講述了晶體管的歷史故事。

兩次諾貝爾獎獲得者和晶體管的聯(lián)合發(fā)明人：約翰巴丁

他可能不是一個家喻戶曉的名字，但約翰·巴丁是電子史上最重要的工程師之一。

1958 年，Bardeen 因晶體管的發(fā)明而首次獲得諾貝爾獎，并與他在貝爾實驗室的同事 威廉·肖克利(William Shockley)和 沃爾特·布拉頓(Walter Brattain)分享了這一獎項。

后來，在 1972 年，他再次獲獎，這次是與 Leon Cooper 和 John Schrieffer 分享超導理論。

胡正明在演講中給出了肯定的回答，“是的，我們需要新的晶體管”，并給出了三個理由:

第一，隨著晶體管的改進，人類掌握了從未想象到的新能力，例如計算和高速通信、互聯(lián)網(wǎng)、智能手機、內(nèi)存和存儲、計算機技術(shù)、人工智能，可以想象的是，未來還會有其他新技術(shù)涌現(xiàn)出來;

第二，晶體管廣泛的應用正在改變所有技術(shù)、工業(yè)和科學，同時半導體技術(shù)的演進不想其他技術(shù)一樣受到其材料和能源使用的限制，IC使用相對較少的材料就可以生產(chǎn)，并且正在變得越來越小，使用的材料也越來越少，IC本身也在變得更快更高效;

第三，理論而言，信息處理所需的能量依然可以減少到今天所需能量的千分之一以下，雖然我們可能還不知道如何達到這種理論效率，但我們知道這在理論上可行，而其他大部分技術(shù)的能源效率已經(jīng)達到理論極限。

“我相信晶體管現(xiàn)在是，并將繼續(xù)是應對全球變暖的關鍵，氣候變化可能會給社會、經(jīng)濟和個人帶來巨變，因此我們需要更強大的工具來應對這種變化?！昂髡f道。

但是，任何基于 chiplet 的設計的首要目標是在利用基于 chiplet 的方法的經(jīng)濟效益的同時，保留單芯片單片處理器內(nèi)部數(shù)據(jù)路徑的功耗和性能(延遲、帶寬)的最佳屬性，例如采用前沿工藝制造良率更高的chiplet，使用較舊、較便宜的節(jié)點來實現(xiàn)密度改進較小的其他一些功能的能力。

在不久之前，我們曾披露，復旦大學微電子學院的周鵬教授，包文中研究員及信息科學與工程學院的萬景研究員，創(chuàng)新地提出了硅基二維異質(zhì)集成疊層晶體管技術(shù)。

該技術(shù)利用成熟的后端工藝將新型二維材料集成在硅基芯片上，并利用兩者高度匹配的物理特性，成功實現(xiàn) 4 英寸大規(guī)模三維異質(zhì)集成互補場效應晶體管。

該技術(shù)成果的文章發(fā)表在 nature electronics，并受到大家廣泛關注。在這里，我們把文章全文翻譯，供大家參考。

大規(guī)模集成電路的特征尺寸縮小依賴于新型材料、器件架構(gòu)和工藝流程的持續(xù)創(chuàng)新，大數(shù)據(jù)和即時數(shù)據(jù)的傳輸逐漸成為信息技術(shù)發(fā)展的主要趨勢。

目前已經(jīng)提出了諸如鰭型場效應晶體管(FinFET)、全柵(GAA)以及垂直堆疊的叉片和 CFET 器件等巧妙的器件架構(gòu)，縮小晶體管的尺寸可增加集成密度并提高性能。其中，CFET 架構(gòu)(PMOS 和 NMOS 器件垂直堆疊并由同一公共柵極控制)已被證明可以減少 42-50% 的面積，性能提高 7%，與傳統(tǒng)的互補金屬氧化物半導體(CMOS)器件相比，成本降低了 12%10。