芯片設(shè)計(jì)復(fù)雜度不斷提升，而芯片開(kāi)發(fā)的時(shí)間窗口并未延長(zhǎng)。這意味著，一方面，芯片開(kāi)發(fā)團(tuán)隊(duì)需要信任成熟技術(shù)，大量復(fù)用IP；另一方面，新技術(shù)引入前需要更全面的分析仿真，以確保引入的新技術(shù)與工藝及成熟技術(shù)兼容。

工藝復(fù)雜化的趨勢(shì)主要表現(xiàn)為兩個(gè)方向。橫向上，需要同時(shí)考慮的參數(shù)越來(lái)越多，很多傳統(tǒng)工藝不需要考慮的寄生效應(yīng)，在先進(jìn)工藝中變得越來(lái)越不能忽視；縱向上，由底至頂通盤考慮成為必要，而不止于可制造設(shè)計(jì)（DFM）與可測(cè)試設(shè)計(jì)（DFT）等傳統(tǒng)設(shè)計(jì)思維，用Silvaco全球市場(chǎng)副總裁Thomas Blaesi的話來(lái)說(shuō)就是，系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)需要從原子到系統(tǒng)的一貫式設(shè)計(jì)流程。

在從原子到系統(tǒng)一貫式設(shè)計(jì)流程概念提出之前，EDA公司就提倡設(shè)計(jì)與工藝共同優(yōu)化（Design Technology Co-Optimization， 簡(jiǎn)稱DTCO）概念。筆者理解，從原子到系統(tǒng)一貫式設(shè)計(jì)，是DTCO理念的發(fā)展，更強(qiáng)調(diào)由底至頂通盤考慮的重要性。

如今復(fù)雜芯片集成度高達(dá)數(shù)十億顆晶體管，蘋果公司的A12處理器就集成了69億顆晶體管。英偉達(dá)（Nvidia）公司的Tegra Xavir處理器更是集成了90億顆晶體管，耗資20億美元，總投入工程資源達(dá)8000人年。對(duì)于這樣復(fù)雜的芯片開(kāi)發(fā)，IP復(fù)用是開(kāi)發(fā)的關(guān)鍵，據(jù)統(tǒng)計(jì)，現(xiàn)在復(fù)雜SoC中超過(guò)85%的模塊是復(fù)用模塊，預(yù)計(jì)到2025年，復(fù)雜SoC中的復(fù)用模塊比例將達(dá)到90%，只有10%是新技術(shù)。

芯片設(shè)計(jì)復(fù)雜度不斷提升，而芯片開(kāi)發(fā)的時(shí)間窗口并未延長(zhǎng)，這意味著芯片開(kāi)發(fā)團(tuán)隊(duì)需要信任成熟技術(shù)，大量使用經(jīng)過(guò)驗(yàn)證的成熟技術(shù)（IP）。成熟IP管理及優(yōu)化成為芯片開(kāi)發(fā)團(tuán)隊(duì)的必然需求，針對(duì)此需求，Silvaco提供Xena工具，來(lái)統(tǒng)一管理SoC開(kāi)發(fā)過(guò)程中所需要的IP。據(jù)Thomas Blaesi介紹，Silvaco從并購(gòu)IPExtreme開(kāi)始進(jìn)入IP市場(chǎng)，近年來(lái)通過(guò)并購(gòu)整合已經(jīng)打造了豐富的IP產(chǎn)品線，其中車載半導(dǎo)體用IP覆蓋面非常廣，其他先進(jìn)工藝IP也不斷取得突破，在2019年5月三星宣布與Silvaco達(dá)成協(xié)議，雙方將在先進(jìn)工藝上進(jìn)行合作，三星將在14納米等先進(jìn)工藝采用Silvaco的IP。

IP與標(biāo)準(zhǔn)單元庫(kù)等成熟模塊在SoC當(dāng)中的應(yīng)用也并非拿來(lái)就用，針對(duì)需求的定制化優(yōu)化非常重要。

在2019 Silvaco用戶大會(huì)（上海站）上，Certus半導(dǎo)體公司首席技術(shù)官Stephen Fairbanks就向與會(huì)者介紹了定制化輸入/輸出模塊（I/O）的重要性。他表示用戶購(gòu)買IP主要考慮三個(gè)因素，即成本、時(shí)間以及將技術(shù)應(yīng)用于硅工藝的挑戰(zhàn)。

Stephen Fairbanks在SURGE 2019上的演講

Stephen Fairbanks表示，每一家晶圓代工廠都提供標(biāo)準(zhǔn)IO庫(kù)，這些通?？梢悦赓M(fèi)獲得，但是全球前十大芯片設(shè)計(jì)公司，每一家都有自己開(kāi)發(fā)的數(shù)字IO與模擬IO庫(kù)，這是因?yàn)闃?biāo)準(zhǔn)IO庫(kù)為了適應(yīng)更多應(yīng)用，存在很多冗余設(shè)計(jì)，對(duì)于定制化芯片開(kāi)發(fā)，這些冗余設(shè)計(jì)就成為成本的大敵。優(yōu)化IO設(shè)計(jì)，不僅能大幅度縮減面積以降低成本，而且能提升防靜電水平，滿足多電源供電等復(fù)雜設(shè)計(jì)需求。

大量成熟技術(shù)復(fù)用為芯片開(kāi)發(fā)節(jié)約了時(shí)間，但仍有一定比例的新技術(shù)在引入，如前所述，由于先進(jìn)工藝中需要考慮的參數(shù)越來(lái)越多，因此如何確保引入的新技術(shù)能在硅工藝上正常工作也變得越來(lái)越有難度。

85%復(fù)用IP模塊通常是架構(gòu)層面的技術(shù)復(fù)用，而15%或10%的新技術(shù)，往往與新材料、新工藝密切相關(guān)，這就需要在納米及原子層面進(jìn)行仿真和分析。

Thomas Blaesi表示，按照尺寸從大到小，從原子到系統(tǒng)一貫式設(shè)計(jì)流程大體可以分為四層：整機(jī)層面，尺寸是幾厘米到幾米，主要考慮的因素是系統(tǒng)效率、壽命及穩(wěn)定性，還有成本及工藝可擴(kuò)展性；單元電路，尺寸在微米級(jí)別，主要考慮的是效率、開(kāi)路電壓、短路電流，以及填充因子（太陽(yáng)能電池）等；材料疊片（stack），尺寸小于100納米，主要考慮傳輸特性、材料接口、晶體形態(tài)等因素；材料層面，尺寸在納米或0.1納米級(jí)別，主要考慮散體物理特性、能級(jí)、吸收光譜特性等因素。

將來(lái)的設(shè)計(jì)師，必須具備在原子層面進(jìn)行仿真分析的能力，能夠理解材料特性，并能推導(dǎo)材料在工藝或器件級(jí)的性能表現(xiàn)。

“設(shè)計(jì)師需要對(duì)材料在納米級(jí)別進(jìn)行仿真，分析原子在芯片運(yùn)作時(shí)的行為模式，在應(yīng)用一種新工藝時(shí)，設(shè)計(jì)師需要了解工藝底層的材料物理特性，并在量產(chǎn)前進(jìn)行足夠完善的仿真，來(lái)保證設(shè)計(jì)的可制造性?！?Silvaco首席技術(shù)官Babak Taheri也曾這樣表示。