在與電子儀器相關(guān)的行業(yè)中，與傳統(tǒng)的硅基半導體相比，寬帶隙半導體的創(chuàng)新已被證明是有利可圖和有效的。碳化硅 (SiC)寬帶隙半導體是最先進的半導體之一，具有顯著的相關(guān)性。這些半導體在各種參數(shù)(如高溫、頻率、電壓等)方面表現(xiàn)相當出色。

通過其成熟的制造工藝，碳化硅 (SiC) 具有無與倫比的電氣特性，使其能夠融入下一代設(shè)備制造。SiC-JFET 以其快速的開關(guān)速度和低的導通電阻吸引著市場，使其成為電子行業(yè)不斷上升的商業(yè)市場中的高需求材料。

隸屬于突尼斯莫納斯提爾大學和法國里昂大學的一組研究人員開發(fā)了 JFET 的多維結(jié)構(gòu)，以提高性能并通過對模型的測試進行驗證，該模型已在論文“A Multi - 具有橫向通道的 VJFET 的物理模型”。

JFET 的布局和特性

JFET 是一種單極器件，具有兩個串聯(lián)連接的通道——橫向通道和垂直通道。SiCED/INFINION(TO220封裝)1200V SiC JFET芯片尺寸為2.4×2.4mm 2，導通電阻為300mΩ，閾值柵極電壓為-20V，飽和電流為20A。

在 JFET 的靜態(tài)和動態(tài)電路模型中，我們可以看到三個物理電容：柵極和源極之間 (C jGS )、柵極和 M 點之間 (C jGM ) 和漏極和源極 (C jDS )，漏極之間還有一個電容和點 M (C jMD )。為了繪制 CV(電容-電壓)特性，靜態(tài)和動態(tài)電路模型經(jīng)歷阻塞條件，這意味著通道中不會有靜態(tài)電流流動。當模型處于規(guī)定條件下時，工作頻率設(shè)置為 300 kHz，這導致電容器的阻抗大于模型電路中存在的所有電阻。

在圖 3 所示的結(jié)果電路模型中很明顯，電容器只會影響特性，因為與電容器相比，電阻較低。取 JFET 每個端子之間的總電容，我們得到 CGS、CDS 和 CGD。[注意：柵極和漏極之間的兩個電容器是串聯(lián)的，因此它們是根據(jù)兩點之間的合成(總)電容的公式計算的。

CGS = CJGS _

CDS = CjDS _

1/C GD = 1/C jGM + 1/C jMD

數(shù)值模擬

研究人員決定使用 ISE TCAT 軟件在研究論文中提供的預(yù)定義參數(shù)下對 SiC-JFET 進行二維數(shù)值模擬。

為開始仿真，施加 -20 V 的負柵極偏置以確保 JFET 設(shè)置為關(guān)閉狀態(tài)。當橫向通道完全阻塞時，可以通過疊加在直流偏置電壓上的小交流信號分析在數(shù)值模擬中提取電容。

下圖顯示了測量特性 C DS (V DS )、C GD (V GD )、C GS (V DS ) 和 C GS (V GS ) 與從 2D 數(shù)值獲得的特性的比較模擬和分析模型。

數(shù)值模擬分析

在數(shù)值模擬之后，分析了電容 CGD、CGS 和 CDS 的結(jié)果和測量值，電容值與相關(guān)的空間電荷 (SCR) 寬度相關(guān)。以下標準將應(yīng)用于 SCR 邊界的計算。

從上面的等式中，Γ(x) 是凈摻雜濃度，p(x,t) 是凈空穴濃度，n(x,t) 是電子濃度，其中 x 和 t 分別是空間和時間變量。

平面結(jié)柵極-源極 C GS和 C DS電容與 V DS的測量、數(shù)值模擬和分析模型分別顯示在模擬圖中。根據(jù) C DS模型的方程式，已觀察到 C GS(在約 400pF 電容周圍標示為圓圈和頂部箭頭)隨 V DS微弱增加，但 C GS取決于 V GS并且類似于柵源平面電容。研究人員注意到，在這種情況下，實驗和仿真結(jié)果是一致的，而在 CDS 和 CGS 電容的第三種情況下，情況并非如此，其中 CGD 電容不適合平面結(jié)電容。為了解決這個差異，基于TCAD數(shù)值分析，該團隊提出了CGD電容的分析模型。

使用分析模型，可以得出結(jié)論，CGD 測量的電容與計算的電容之間存在相關(guān)性。

SiC JFET 動態(tài)模型驗證

驗證所提出的方法對于任何實驗都非常重要。為此，該團隊進行了測試，以評估切換情況下動態(tài)性能的有效性。負載電阻R、負載電感L和柵極電阻RG都是電感開關(guān)仿真電路的一部分。

查看電感-電阻開關(guān)關(guān)斷的仿真(藍色波形)和實驗(綠色波形)結(jié)果的比較，我們可以看到兩者非常吻合。對于感阻開關(guān)關(guān)斷，我們看到兩個結(jié)果非常吻合。兩個波形重合的點是理想點。但是，在實際場景中，誤差會有所不同。目的是減少錯誤以獲得優(yōu)化的結(jié)果。

結(jié)論與分析

該研究文章基于中開展的工作，旨在改進和驗證 JFET 的多維結(jié)構(gòu)。在阻斷條件下(靜態(tài)電流 = 0A)，從 JFET 的靜態(tài)和動態(tài)電路模型開始，在 JFET 的每個端子之間產(chǎn)生串聯(lián)和并聯(lián)的電容器。CV 特性的數(shù)值模擬展示了不同的結(jié)果，其中一些結(jié)果與其他結(jié)果不遵循相同的模式。在這篇 [1] 研究文章中，該團隊為具有橫向溝道的垂直 SiC JFET 開發(fā)了一個動態(tài)模型，該模型考慮了終端電容中的多功能效應(yīng)。后來在VHDL-AMS軟件中進行動態(tài)建模，