RC抽取工藝文件(一）
最近產品類文章寫得偏多，回歸下技術文章，最近有朋友在問：
-
沒有qrcTechfile文件，用captable可以不？
-
沒有指定process node可以不？
先看第二問題，為什么要設置process node：
例：setDesignMode -process 40
setDesignMode [-help] [-reset] [-addPhysicalCell {hier | flat}][-congEffort {low|medium|high|auto}][-dual_rail_via_pitch min_via_pitch min_filler_via_pitch cell_boundary_spacing][-earlyClockFlow {true|false}][-expressRoute {true|false}][-flowEffort {express|standard|extreme}][-ignore_followpin_vias {true|false}][-pessimisticMode {true|false}][-powerEffort {none|low|high}] [-process integer][-slackWeighting {unityWeighting|viewBasedWeighting}]
隨著先進工藝已經進入到3nm階段，EDA工具對Delay計算的準確度變得十分具有挑戰(zhàn)性，Cadence設置如下表參數，通過setDesignMode -process 40可以直接全局配置Cadence相關參數為40nm模式，增強避免多次配置，同時提高了RC提取精度。
再看第1個問題。沒有qrcTechfile文件，用captable可以不？
歡迎加入【全棧芯片工程師】知識星球，深入探討CIS、MCU芯片設計。
-
32nm及以上工藝，要么用qrcTechfile文件，要么用captable。
-
若qrcTechfile和captable都沒有，Innovus會利用默認工藝參數生成一個captable，但精度會差很多。
-
32nm及以下更先進工藝則必須要qrcTechfile。
-
每個tech corner都需要一個對應的captable/qrcTechfile
RISC-V強大的原子指令
UART通信協(xié)議及SoC仿真
解析異步電路設計
解析MIPI C-PHY(一）
【FPGA】記錄VIVADO SDK燒錄問題
【驗證】怎么排查低級語法錯誤
USB的NRZI編碼與時鐘恢復
Synopsys VCS對Verilog代碼加密
SoC芯片之PLL(一）sroute blockpin debug
DFT設計實戰(zhàn)(一）
DFT設計實戰(zhàn)(二）
DFT設計實戰(zhàn)(三）
DFT設計實戰(zhàn)(四）
DFT設計實戰(zhàn)(五）-ATPG
如何對ICG過約束：set_clock_gating_check
芯片ECO(一）
詳解GDSII文件
詳解SPEF文件
詳解SPI協(xié)議
詳解I2C協(xié)議
詳解GearBox設計原理
詳解set_clock_gating_style命令
【MCU】Cortex-M3 SoC的主棧指針
低功耗設計之Multi-Bit Cell
剖析數字后端site、track、pitch的概念
Verilog中，2'b1x和2’b0x造成的仿真器、綜合器的mismatch!
【剖析】傅里葉變換、拉普拉斯變換、Z變換
【剖析】傅里葉變換、拉普拉斯變換、Z變換(二）
芯片設計之CDC異步電路(五)
芯片設計之CDC異步電路(四)
芯片設計之CDC異步電路(三)
芯片設計之CDC異步電路(二)
芯片設計之CDC異步電路(一)
OCV分析計算
低功耗設計之Power Switch Cell
深度剖析“異步復位、同步撤離”
芯片后仿(二)
時鐘切換clk_switch
8B/10B、64B/66B編解碼(一)
8B/10B、64B/66B編解碼(二)
剖析FPGA怎么實現“超前進位加法器”(一)
剖析FPGA怎么實現“超前進位加法器”(二)
FPGA原型驗證-時鐘門控的替換
行波進位/超前進位加法器詳解
AES加密算法(一)
Cadence Voltus-功耗分析&IR-drop(一）
Cadence Voltus-功耗分析&IR-Drop(二）
Cadence Voltus-功耗分析&IR-drop(三）
Cadence Voltus-功耗分析&IR-drop(四）
下載文檔
