摘要：以新型碳化硅薄膜提高邏輯器件性能，優(yōu)化 DRAM 架構(gòu)

芯片已經(jīng)無處不在：從手機和汽車到人工智能的云服務(wù)器，所有這些的每一次更新?lián)Q代都在變得更快速、更智能、更強大。創(chuàng)建更先進(jìn)的芯片通常涉及縮小晶體管和其他組件并將它們更緊密地封裝在一起。然而，隨著芯片特征變得更小，現(xiàn)有材料可能無法在所需厚度下實現(xiàn)相同性能，從而可能需要新的材料。

泛林集團(tuán)發(fā)明了一種名為 SPARC 的全新沉積技術(shù)，用于制造具有改進(jìn)電絕緣性能的新型碳化硅薄膜。重要的是，它可以沉積超薄層，并且在高深寬比的結(jié)構(gòu)中保持性能，還不受工藝集成的影響，可以經(jīng)受進(jìn)一步處理。SPARC 將泛林無與倫比的等離子技術(shù)與化學(xué)和工藝工程相結(jié)合，實現(xiàn)了先進(jìn)邏輯和 DRAM 集成設(shè)計的進(jìn)一步發(fā)展。

提高邏輯器件性能

SPARC 的一個關(guān)鍵邏輯應(yīng)用是FinFET間隔層。如下面的流程所示，間隔膜沉積在前置結(jié)構(gòu)的柵極和鰭上。薄膜必須遵循現(xiàn)有結(jié)構(gòu)的精確輪廓，并保持厚度一致（結(jié)構(gòu)均勻性）。它還必須對下面的層具有出色的附著力，且沒有針孔或其他缺陷。此外，除了在柵極側(cè)壁的所需位置外，它還必須易于從其他任何地方移除。

薄膜本身就有要求。隨著晶體管按比例縮小，柵極模塊中的電容耦合會增加，從而降低整體晶體管的性能。SPARC 碳化物薄膜是電絕緣性能更佳的新型材料的絕佳例子，即所謂的“低k薄膜”，用于最大限度地減少這種耦合。現(xiàn)有的低k薄膜通常很脆弱，無法承受后續(xù)步驟中使用的強烈的化學(xué)物質(zhì)，因而會導(dǎo)致整體芯片性能不佳。

泛林的 SPARC 技術(shù)可提供均勻、堅固的低k薄膜，其厚度和特征內(nèi)部的成分都是均勻的。SPARC 薄膜被輕柔地沉積，沒有直接的等離子體對下面的敏感器件造成損壞，它通過使用由具有遠(yuǎn)程等離子體和新型前驅(qū)體的獨特反應(yīng)器產(chǎn)生的自由基來實現(xiàn)。與直接等離子體增強原子層沉積 (ALD) 薄膜不同，它可以輕松調(diào)整薄膜成分，以更好地預(yù)防損壞，優(yōu)化干法或濕法刻蝕的選擇性。得到的薄膜很薄、無針孔，并且可以在芯片制造過程的其余環(huán)節(jié)保持正確的硅碳 (Si-C) 鍵合結(jié)構(gòu)，從而保持其介電性能和堅固。

隨著全包圍柵極 (GAA) 架構(gòu)的出現(xiàn)，泛林 SPARC 技術(shù)的價值變得愈加明顯。新的內(nèi)部間隔層應(yīng)用需要一種材料來降低器件的寄生電容——即降低器件之間的干擾。該薄膜還必須在硅鍺溝道釋放過程中作為外延處理的源極/漏極的保護(hù)層。SPARC 沉積的薄膜為該應(yīng)用帶來了關(guān)鍵特性，包括低k值，均勻性，高圖形負(fù)載，均勻厚度，對硅基、氧化物、碳類型材料的出色刻蝕選擇性，以及器件中的極低泄漏。

同樣有利于 DRAM 架構(gòu)

隨著器件的微縮，工程師們不斷努力減少位線和電容器觸點之間的電容，以保持良好的信號/噪聲進(jìn)行位感應(yīng)。位線深寬比的增加也使傳統(tǒng)的沉積方法難以成功。位線電容的一個重要組成部分是位線和存儲節(jié)點觸點 (SNC) 之間的耦合，隨著單位面積封裝越來越多的器件以降低 DRAM 成本和增加密度，該耦合正在增加。為了減少這種耦合，自 1x nm 技術(shù)節(jié)點以來，SPARC 沉積的低k間隔材料至關(guān)重要。

理想的低k薄膜

使用 SPARC 或單個前驅(qū)體活化自由基腔室技術(shù)制造的碳化硅氧化物 (SiCO) 薄膜具備密度大、堅固耐用、介電常數(shù)低 ~ 3.5-4.9、泄漏率低、厚度和成分共形性極佳等特點。在 250°C 至 600°C 的廣泛溫度范圍內(nèi)，碳完全交聯(lián)，末端甲基極少甚至沒有，與其他薄膜（如SiOC、SiOCN 或 SiCN）相比，該薄膜具有熱穩(wěn)定性和化學(xué)穩(wěn)定性。

在 SPARC SiCO 系列中，遠(yuǎn)程等離子體、獨特的前驅(qū)體和工藝空間可實現(xiàn)廣泛的成分調(diào)整。此外，這些 SPARC SiCO 薄膜在稀氫氟酸和熱磷酸等典型濕法化學(xué)物質(zhì)中的 WER（濕法刻蝕速率）為零，因此還提供近乎無限的濕法刻蝕選擇性。這些薄膜也是連續(xù)的且無針孔的，厚度低于普通替代的一半。

由于這些特性，SPARC SiCO 薄膜在某些間隔物應(yīng)用中實現(xiàn)厚度最小化，是個很有吸引力的選擇。鑒于其對高深寬比堆棧材料的顯著濕法選擇性或等離子體損傷預(yù)防，這些薄膜能夠形成氣隙，減少電容耦合，并保護(hù)高深寬比堆棧中容易氧化或損壞的工藝元件。SPARC 技術(shù)已被領(lǐng)先技術(shù)節(jié)點的所有主要邏輯/代工廠和 DRAM 制造商采用。隨著集成度和性能擴展挑戰(zhàn)的提升以及深寬比的提高，下一個節(jié)點應(yīng)用程序空間預(yù)計將增加。