大型模擬設計的電源完整性分析

這一切對片上系統(tǒng) (SoC) 和電子設計自動化 (EDA) 行業(yè)意味著什么?這些傳感器系統(tǒng)的規(guī)模和復雜性推動了您一直聽到的趨勢——處理能力、帶寬和網絡。同時，這種尺寸和復雜性導致傳統(tǒng)模擬設計和驗證流程的中斷。傳統(tǒng)的模擬 EDA 工具根本不像數(shù)字工具那樣可擴展。傳感器可以變大。更重要的是，今天設計的模擬系統(tǒng)結合了幾十個模塊。典型的模擬設計和驗證流程對于這些模塊可能工作得很好，但系統(tǒng)呢?它可以運行到數(shù)千萬個晶體管?數(shù)字在很久以前就面臨并克服了擴展障礙，但直到現(xiàn)在，模擬已經能夠管理可擴展性問題，而不是解決它。為什么有區(qū)別?

層次結構是在電路設計中發(fā)現(xiàn)和解決問題的標準方法。雖然模擬電路確實是分層的，但它們并沒有在整個流程中使用為數(shù)字流程開發(fā)的相同類型的抽象。在連續(xù)波形世界中，抽象電路要困難得多，因為您不能像在數(shù)字電路中那樣將所有內容都減少為零和一、轉換速率和簡化模型。在模擬電路分析中，SPICE 為王。當您的模擬電路變得太大而無法及時進行 SPICE 仿真時，您開始不得不應用不太準確的工具或您自己的工程判斷來仿真選定的子電路。

大型晶體管級電路的電源完整性本身就是這些解決方法之一。對于電源完整性分析，您必須確定您的電路(在硅中實現(xiàn))是否會在您考慮到由從系統(tǒng)級向下通過電網傳輸?shù)礁鱾€晶體管的電流所產生的所有那些討厭的電壓降之后，是否會按預期運行。對于非常小的電路，只需提取完整的已實現(xiàn)電路布局的寄生參數(shù)并進行布局后仿真即可。沒問題。

但是，隨著您的電路變大，這些寄生效應的總和會導致您的 SPICE 仿真陷入困境。過去 20 年的 EDA 電源完整性解決方案一直是僅使用信號寄生參數(shù)運行布局后 SPICE 仿真，然后獲取這些波形并將它們傳遞給包括電網寄生參數(shù)的二次仿真。這種方法之所以有效，是因為非線性 SPICE 仿真在沒有電網寄生效應的情況下具有降階，并且二次仿真非常大，但是是線性的。然而，仍然存在一個電路尺寸，即使是僅信號 SPICE 仿真也太多了?，F(xiàn)代模擬和傳感器設計很久以前就超過了這個限制。

當然，今天人們正在設計和生產這些設計，所以他們必須有一種方法來獲得他們需要的答案。確實，它們是，但要付出代價。該成本包括工程時間和過度設計。當規(guī)模成為問題時，總有辦法找到近似解決方案。只需花費大量的工程精力和時間來創(chuàng)建降階分析，或移除部分電路，或對電路的“敏感部分”進行詳細模擬。或者，也許只是簡單地加大走線的尺寸以最大限度地減少電壓降，這會帶來其他成本，例如面積和電容。這就是設計公司今天所處的情況——他們需要在產品中使用這些傳感器系統(tǒng)，但缺乏好的工具會浪費他們的時間和金錢，并給他們的產品帶來額外的風險。

公司如何讓他們的模擬設計及時流片，同時仍然確保電源完整性和運行可靠性?需要一種 EDA 解決方案，為設計團隊提供快速、可擴展和準確的模擬布局分析，從最小的模塊到最大的模擬電路，甚至是全芯片設計。通過為模擬設計團隊提供與其數(shù)字同行相同水平的可擴展性和性能，公司可以確保他們的模擬設計滿足與電源相關的設計目標和性能標準，以及他們的流片時間表。

完整的 EM/IR 分析

在 Siemens EDA，我們開發(fā)了一個新的工具套件，它將首次為模擬設計人員提供完整的電遷移 (EM) 和電壓降 (IR) 分析可擴展性。我們的mPower工具對最大、最復雜的塊和芯片執(zhí)行基于仿真的 EM/IR 分析，以實現(xiàn)對 5G 傳感器、人工智能、多核、小芯片、機器學習和其他大型復雜 SoC 系統(tǒng)的快速、準確的電源完整性分析。這種可擴展的功能為設計人員提供了所需的詳細分析，讓設計人員能夠自信地簽署制造設計，同時通過塊級 SPICE 仿真提供全芯片和陣列分析，從而實現(xiàn)更快的整體周轉時間。通過使用布局前 SPICE 仿真，它還可以在設計周期的早期實現(xiàn)更快的迭代。

為了成功滿足對包含傳感器系統(tǒng)的產品不斷增長的需求，模擬設計公司必須確保他們的 SoC 能夠提供消費者期望和要求的電源完整性和運行可靠性。為了保持和擴大市場份額，他們還必須能夠按時交付他們的 SoC。隨著用于模擬設計的自動電源完整性分析工具的出現(xiàn)，這些目標現(xiàn)在更加現(xiàn)實和可實現(xiàn)。