止不住想折騰的心，建IP、搭積木、建UVM、跑PR flow、修timing、就差修D(zhuǎn)RC了，DFT還是空白，熬熬夜，計劃夜深人靜的時候給MCU加上DFT設(shè)計，開始浪！

還是先從DFT概念開始吧，下文節(jié)選自文獻：《ASIC 可測試性設(shè)計技術(shù)》

作者：曾平英等

接著上文，組合邏輯的DFT掃描設(shè)計，在對上文純組合電路部分進行掃描測試時，先將一個測試Pattern 的激勵信號通過移位寄存器串行移入及通過原始輸入端（PI2）并行加載，再將此組合電路部分的響應(yīng)通過移位寄存器串行移出及通過原始輸出端（PO1）并行輸出。

一個Pattern 的測試步驟如下：

各步驟的功能如下：

1）Scan-In Phase ：此階段數(shù)據(jù)串行移入掃描鏈。

2）Parallel Measure ：此Cycle 的初始階段通過原始輸入端加入并行測試數(shù)

據(jù)，此Cycle 的末段檢測原始輸出端的并行輸出數(shù)據(jù)。在此Cycle 中時鐘信號

保持無效。

3）Parallel Capture ：掃描寄存器捕獲組合邏輯部分的輸出信號狀態(tài)。

4）First Scan-Out ：此階段無時鐘信號，測試機采樣掃描鏈輸出值，檢測第

一位Scan-Out 數(shù)據(jù)。

5）Scan-Out Phase ：掃描寄存器捕獲到的數(shù)據(jù)串行移出，測試機在每一Cycle檢測掃描鏈輸出值。

由圖中可看出：對一個Pattern 的測試過程中，Parallel Measure 和Parallel

Capture 僅用了兩個測試周期，而Scan Shift 占用了絕大多數(shù)測試時間，當掃描鏈較長時更是如此。因此，為提高測試效率必需盡量縮短掃描鏈的長度，采用多條掃描鏈同時掃描數(shù)據(jù)。

實際的測試過程中，前一Pattern 的Scan-Out 階段于后一Pattern 的Scan-In

階段是相互交疊的，如下圖所示：

歡迎加入技術(shù)交流群，先加我微信，我拉你進群！

感謝閱讀，別走！點贊、關(guān)注、轉(zhuǎn)發(fā)后再走吧