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基于65 nm工藝的SOC物理設(shè)計(jì)中的關(guān)鍵技術(shù)研究
摘 要：隨工藝的演進(jìn)，集成電路發(fā)展已經(jīng)進(jìn)入超深亞微米階段，芯片的成本、，性能、功耗、信號完整性等問題將成 為制約SOC芯片設(shè)計(jì)的關(guān)鍵問題。文章基于65GP工藝的實(shí)際項(xiàng)目模塊級物理設(shè)計(jì)，在現(xiàn)超深亞微米下，對芯片的低功耗、 congestion,信號完整，性等后端物理設(shè)計(jì)等關(guān)鍵問題進(jìn)行了細(xì)致研究，并提出了一些新方法和新思想，從而提高了signoff的交 付質(zhì)量，完成了tapeout要求。
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Cadence擴(kuò)展JasperGold平臺(tái)用于高級形式化RTL簽核
JasperGold形式驗(yàn)證平臺(tái)新應(yīng)用Superlint和Clock Domain Crossing助邏輯設(shè)計(jì)人員將IP開發(fā)時(shí)間縮短四周楷登電子(美國Cadence公司)今日正式發(fā)布JasperGold® 形式驗(yàn)證平臺(tái)擴(kuò)展版，引入高級形式化驗(yàn)證技術(shù)的JasperGol
