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Verilog HDL設(shè)計(jì)中只能要用同步而不能用異步時(shí)序邏輯的原因
先簡單介紹下同步時(shí)序和異步時(shí)序邏輯，看下他們的異同點(diǎn)。
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ram同步與異步時(shí)序
Verilog一例（同步與異步時(shí)序） 問題頂層模塊有一個(gè)50MHz時(shí)鐘輸入（使用testbench實(shí)現(xiàn)），一個(gè)8位信號(hào)輸出。有一個(gè)容量為90的8位RAM子模塊，每個(gè)時(shí)鐘上升沿，RAM根據(jù)8位地址線，
