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Verilog HDL設計中只能要用同步而不能用異步時序邏輯的原因
先簡單介紹下同步時序和異步時序邏輯，看下他們的異同點。
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ram同步與異步時序
Verilog一例（同步與異步時序） 問題頂層模塊有一個50MHz時鐘輸入（使用testbench實現(xiàn)），一個8位信號輸出。有一個容量為90的8位RAM子模塊，每個時鐘上升沿，RAM根據8位地址線，
先簡單介紹下同步時序和異步時序邏輯，看下他們的異同點。
Verilog一例（同步與異步時序） 問題頂層模塊有一個50MHz時鐘輸入（使用testbench實現(xiàn)），一個8位信號輸出。有一個容量為90的8位RAM子模塊，每個時鐘上升沿，RAM根據8位地址線，
