FPGA開發(fā)的工作經(jīng)驗指導

我現(xiàn)在最慶幸的事情就是從進入職場到現(xiàn)在一直是FPGA開發(fā)，我感覺，做FPGA開發(fā)這行經(jīng)驗是很重要的，入門簡單，想提升會越來越難。做FPGA開發(fā)不只是會寫寫verilog和VHDL代碼這么簡單，我記得剛學習verilog的時候，光是要搞明白哪些語句可以綜合，哪些語句不可以綜合，就花費了很長時間。硬件開發(fā)語言是要映射成數(shù)字邏輯電路的，隨著做FPGA的時間長了，寫代碼的時候腦子里都是0/1的翻轉，會逐漸映射出一個個與非門、觸發(fā)器、存儲器，以及他們之間的連線，并且時時刻刻考慮怎樣設計才能保證面積最小或者延遲最低。功能做對了還要考慮時序的優(yōu)化，就算你功能設計的再完美，代碼寫的再簡潔，設計的時候沒有考慮時序，一切都是花架子、空擺設。