如何使用Vitis Model Composer從建模到部署生成FPGA IP核

在當(dāng)今快節(jié)奏的世界中，技術(shù)正以前所未有的速度發(fā)展，F(xiàn)PGA設(shè)計也不例外。高級工具正在迅速出現(xiàn)，以前所未有的速度加速開發(fā)。傳統(tǒng)上，F(xiàn)PGA設(shè)計包括用硬件描述語言(hdl)編寫代碼，并使用合成工具來映射設(shè)計。雖然這些傳統(tǒng)方法仍然是必不可少的，但像Vitis Model Composer和HDL Coder這樣的工具已經(jīng)大大簡化了開發(fā)過程，特別是對于基于sdr和fpga的系統(tǒng)。BAE系統(tǒng)公司的一位高級官員表示：“一位擁有多年VHDL編程經(jīng)驗的工程師用我們的傳統(tǒng)設(shè)計流程手工編寫了一個功能齊全的SDR波形，耗時645小時。另一位經(jīng)驗有限的工程師使用Simulink和Xilinx System Generator在不到46小時內(nèi)完成了相同的項目?！?/p>