如何使用Vitis Model Composer從建模到部署生成FPGA IP核

在當(dāng)今快節(jié)奏的世界中，技術(shù)正以前所未有的速度發(fā)展，F(xiàn)PGA設(shè)計(jì)也不例外。高級(jí)工具正在迅速出現(xiàn)，以前所未有的速度加速開(kāi)發(fā)。傳統(tǒng)上，F(xiàn)PGA設(shè)計(jì)包括用硬件描述語(yǔ)言(hdl)編寫代碼，并使用合成工具來(lái)映射設(shè)計(jì)。雖然這些傳統(tǒng)方法仍然是必不可少的，但像Vitis Model Composer和HDL Coder這樣的工具已經(jīng)大大簡(jiǎn)化了開(kāi)發(fā)過(guò)程，特別是對(duì)于基于sdr和fpga的系統(tǒng)。BAE系統(tǒng)公司的一位高級(jí)官員表示：“一位擁有多年VHDL編程經(jīng)驗(yàn)的工程師用我們的傳統(tǒng)設(shè)計(jì)流程手工編寫了一個(gè)功能齊全的SDR波形，耗時(shí)645小時(shí)。另一位經(jīng)驗(yàn)有限的工程師使用Simulink和Xilinx System Generator在不到46小時(shí)內(nèi)完成了相同的項(xiàng)目?！?/p>