相關(guān)帖子

• 例說FPGA連載45：DDR控制器集成與讀寫測試之板級調(diào)試
• 例說FPGA連載44：DDR控制器集成與讀寫測試之Verilog代碼解析
• 例說FPGA連載40：DDR控制器集成與讀寫測試之DDR2控制器IP配置
• 例說FPGA連39：DDR控制器集成與讀寫測試之FPGA片內(nèi)RAM設(shè)置與..
• 例說FPGA連載38：DDR控制器集成與讀寫測試之FPGA片內(nèi)RAM概述
• 例說FPGA連載36：DDR控制器集成與讀寫測試之功能概述
• Spartan6 DDR控制器calib_done無法拉高
• spartan3 ddr控制器給出的用戶接口有auto_ref_req 和 ar_done信號
• Xilinx DDR控制器使用中的一些問題
• spartan3 ddr控制器給出的用戶接口有auto_ref_req 和 ar_done信號