-
一種基于FPGA的全數(shù)字鎖相環(huán)設計
摘要：給出了使用verilogHDL語言對鎖相環(huán)進行基于FPGA的全數(shù)字系統(tǒng)設計，以及對其性能進行分析和計算機仿真的具體方法。該方法采用綜合仿真工具QuartusU8.0來對數(shù)字鎖相環(huán)進行輸入設計、功能時序仿真及器件編程。仿真結果表明：該方法可通過在傳統(tǒng)數(shù)字鎖相環(huán)基本結構的基礎上增加自動變模控制模塊來有效解決縮短捕捉時間和減小同步誤差之間的矛盾。
摘要：給出了使用verilogHDL語言對鎖相環(huán)進行基于FPGA的全數(shù)字系統(tǒng)設計，以及對其性能進行分析和計算機仿真的具體方法。該方法采用綜合仿真工具QuartusU8.0來對數(shù)字鎖相環(huán)進行輸入設計、功能時序仿真及器件編程。仿真結果表明：該方法可通過在傳統(tǒng)數(shù)字鎖相環(huán)基本結構的基礎上增加自動變模控制模塊來有效解決縮短捕捉時間和減小同步誤差之間的矛盾。
本站介紹 | 申請友情鏈接 | 歡迎投稿 | 隱私聲明 | 廣告業(yè)務 | 網(wǎng)站地圖 | 聯(lián)系我們 | 誠聘英才
ICP許可證號：京ICP證070360號 21ic電子網(wǎng) 2000- 版權所有 用戶舉報窗口（ 郵箱：macysun@21ic.com ）
