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一種基于FPGA的全數(shù)字鎖相環(huán)設(shè)計
摘要：給出了使用verilogHDL語言對鎖相環(huán)進行基于FPGA的全數(shù)字系統(tǒng)設(shè)計，以及對其性能進行分析和計算機仿真的具體方法。該方法采用綜合仿真工具QuartusU8.0來對數(shù)字鎖相環(huán)進行輸入設(shè)計、功能時序仿真及器件編程。仿真結(jié)果表明：該方法可通過在傳統(tǒng)數(shù)字鎖相環(huán)基本結(jié)構(gòu)的基礎(chǔ)上增加自動變?？刂颇K來有效解決縮短捕捉時間和減小同步誤差之間的矛盾。
