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從此踏實(shí)CPLD開發(fā)這條“不歸路”——睿智 EPM570開發(fā)板評(píng)測(cè)
- [導(dǎo)讀]
- 在硬件原理設(shè)計(jì)和布線的時(shí)候，CPLD不用考慮引腳的順序，可從布方便的角度安排需要的信號(hào)位置，使得布線難度大幅度降低，直接帶來布線優(yōu)化的好處。如此方便的設(shè)計(jì)，各位搞單片機(jī)嵌入式的工程師友，有沒有想要學(xué)習(xí)的沖動(dòng)？！
3.4、按鍵以及LED
按鍵有六個(gè)獨(dú)立按鈕，用戶可以使用這些按鍵來做一些實(shí)用的調(diào)節(jié)按鈕，八個(gè)LED燈，可以用來做一些跑馬燈的實(shí)驗(yàn)
3.5、七段數(shù)碼顯示電路
還有許多外設(shè)，就不一一介紹了，附上整體原理圖
四、Quartus 11.0軟件：
FPGA/CPLD的開發(fā)軟件并不多，因?yàn)閮r(jià)格的原因，國(guó)內(nèi)學(xué)校及中小型公司目前用Altera的產(chǎn)品較多，對(duì)應(yīng)的EDA工具是Quartus II; 外國(guó)公司用Xilinx的較多對(duì)的EDA是ISE，這里開發(fā)板給我們提供的是Quartus II 11.0
安裝步驟
1、解壓文件，(首先你電腦上要有winarar解壓軟件)
2、 雙 擊 后 ， 過 小 會(huì) 兒 跳 出 對(duì) 話 框 ， 提 示 準(zhǔn) 備 解 壓 縮，這里使用默認(rèn)路徑為C盤，可以根據(jù)需要修改到自己的其他盤
3、點(diǎn)擊 lnstall，開始解壓，
4、解壓完后，進(jìn)行到下面一步，這里要選擇I agree，然后繼續(xù)點(diǎn)擊NEXT
5、然后彈出選擇我們安裝哪個(gè)組件，由于EPM570屬于MAXII家族，我們只需要選擇這一個(gè)就可以了，沒必要都全部安裝，有些有可能一輩子都用不到
6、點(diǎn)擊安裝后，你可以去外面透透風(fēng)了，大約20分鐘左右軟件會(huì)安裝完畢。
五、編程語(yǔ)言
QUARTUSII軟件分兩種規(guī)范，一個(gè)是verilog hdl，一個(gè)叫vhdl。verilog hdl基本就是c語(yǔ)言的底子，Vhdl則更加嚴(yán)謹(jǐn)，其語(yǔ)言規(guī)范需要一段時(shí)間熟悉。因此對(duì)于有C語(yǔ)言基礎(chǔ)的工程師來說，推薦使用verilog，比較容易上手。如果要長(zhǎng)期以hdl語(yǔ)言為伍，則推薦學(xué)習(xí)vhdl，它的結(jié)構(gòu)更加嚴(yán)謹(jǐn)，能避免比較復(fù)雜的問題的發(fā)生，聽說在華為要求必須熟練一個(gè)語(yǔ)言的同時(shí)要能看懂另一個(gè)語(yǔ)言。
下面舉幾個(gè)簡(jiǎn)單的例子來說明
module compare ( equal,a,b );
output equal; //聲明輸出信號(hào)equal
input [1:0] a,b; //聲明輸入信號(hào)a,b
assign equal=(a==b)?1：0;
/*如果a、b 兩個(gè)輸入信號(hào)相等,輸出為1。否則為0*/
endmodule
這個(gè)程序通過連續(xù)賦值語(yǔ)句描述了一個(gè)名為compare的比較器。對(duì)兩比特?cái)?shù) a、b 進(jìn)行比較，如a與b相等，則輸出equal為高電平，否則為低電平。在這個(gè)程序中,/*........*/和//.........表示注釋部分,注釋只是為了方便程序員理解程序,對(duì)編譯是不起作用的。
具體的大家可以查看相關(guān)的verilog hdl相關(guān)的資料來看，推薦幾本書籍
《Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程(夏宇聞)》---適合入門的人看
《verilog數(shù)字電路設(shè)計(jì)》電子科技出版社 翻譯---適合有基礎(chǔ)的看
當(dāng)然從網(wǎng)上下載資料、多余大神交流也是不錯(cuò)的選擇
六、下載器USB BLASTER安裝步驟
筆者使用的是WINDOWS XP系統(tǒng)，其他系統(tǒng)類似
1、插上USB線后，等待一會(huì)，桌面右下角會(huì)提示“發(fā)現(xiàn)新硬件”，強(qiáng)烈建議使用USB2.0接口，一開始使用的是USB3.0一直安裝不成功。
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