1 低功耗技術(shù)分析
    表1給出低功耗技術(shù)分析表。由表1可見(jiàn)，隨著溝道寬度的減少，單位面積上的動(dòng)態(tài)功耗和靜態(tài)功耗都在不斷增加。

    這樣芯片功耗則可描述為：

   
    式中：CeffVdd2fclock是動(dòng)態(tài)功耗部分。其中a為當(dāng)前頻率下的翻轉(zhuǎn)率；Ceff為節(jié)點(diǎn)負(fù)載電容；Vdd為工作電壓；fclock為工作頻率。IleakVd是靜態(tài)功耗部分，其中Ileak為漏電流。由式(1)可知，降低芯片功耗所需要降低的參數(shù)。
1．1 降低動(dòng)態(tài)功耗的手段
1．1．1 降低α
    降低α有兩種方法：一是通過(guò)工具優(yōu)化邏輯結(jié)構(gòu)來(lái)降低α；二是通過(guò)編碼方式來(lái)實(shí)現(xiàn)低的α，例如采用翻轉(zhuǎn)碼。實(shí)際上假設(shè)每一次翻轉(zhuǎn)都是有效和最優(yōu)的，則afclock可視為一常數(shù)，但真實(shí)情況并非如此，每次時(shí)鐘驅(qū)動(dòng)下的設(shè)計(jì)往往存在冗余，同時(shí)對(duì)于某種額定的上層任務(wù)本身，也可能不適合軟硬件劃分。對(duì)于fclock，若不使用該模塊時(shí)，可直接gated該模塊。這種gated有三種手段：
    (1)在時(shí)鐘產(chǎn)生端進(jìn)行g(shù)ated，由軟件配置。該手段要求在前端設(shè)計(jì)這樣的功能，包括正向時(shí)鐘gated和反相時(shí)鐘gated，其結(jié)構(gòu)是對(duì)稱的。實(shí)際上設(shè)計(jì)時(shí)，器件lib會(huì)提供標(biāo)準(zhǔn)的gated單元，這使得前端設(shè)計(jì)變得較為容易。
    (2)在模塊中進(jìn)行硬件判斷，以gated clock時(shí)鐘。例如，在AHB總線上有一塊memory，作為AHB從動(dòng)裝置。由于軟件頻繁訪問(wèn)該模塊，因此若采用軟件頻繁gated，則導(dǎo)致操作不連續(xù)；若將模塊設(shè)計(jì)在內(nèi)部，則因AHB的HSEL信號(hào)變高，下一拍時(shí)鐘在模塊內(nèi)部被打開(kāi)，這樣即可節(jié)省時(shí)鐘翻轉(zhuǎn)的功耗。尤其對(duì)于memory來(lái)說(shuō)，時(shí)鐘翻轉(zhuǎn)和不翻轉(zhuǎn)的功耗差別較大。
    (3)利用綜合工具在近端加gated，而無(wú)需在前端設(shè)計(jì)。
    理論上，單純的頻率下降，并不能帶來(lái)功耗的變化，因?yàn)楣ぷ髁恳欢?，頻率的下降只能帶來(lái)運(yùn)行時(shí)間的增加，但是芯片功耗中，時(shí)鐘樹(shù)的功耗幾乎占去30％，所以在合適降低頻率時(shí)，會(huì)減少時(shí)鐘樹(shù)上的功耗。
1．1．2 降低Ceff
    Ceff的降低因工藝選擇的不同而存在較大的差別。因此，選擇合適的工藝更有利于降低Vdd這樣可使功耗得到平方關(guān)系的下降。然而，基于成本、可靠性及商務(wù)等考慮，只能選擇某一種工藝，如130 nm工藝，可通過(guò)DVFS來(lái)改變電壓。它的核心是：(1)某種工藝下的library可以在一定電壓范圍內(nèi)工作正常。
    (2)由于模塊或系統(tǒng)工作在不同任務(wù)下所需的工作頻率不同，因此可以計(jì)算DVFS的收益。假設(shè)一個(gè)系統(tǒng)可以進(jìn)行MP3或MP4的解碼任務(wù)，這樣在MP3解碼時(shí)，所需頻率只有100 MHz；在MP4解碼時(shí)，所需頻率是200 MHz。通過(guò)STA分析，在1．1 V電壓下工作時(shí)，系統(tǒng)可運(yùn)行頻率為100 MHz；在1．3 V電壓下工作時(shí)，系統(tǒng)可運(yùn)行頻率為200 MHz，這樣便可采用DVFS技術(shù)調(diào)節(jié)。假設(shè)翻轉(zhuǎn)率、電容都沒(méi)有發(fā)生變化，則在兩種不同工作模式下，所需功耗下降64％。當(dāng)然，前面的數(shù)值都是假設(shè)的，實(shí)際情況并非這么理想。
1．2 降低靜態(tài)功耗的手段
    降低靜態(tài)功耗可采用Multi-Vdd，Multi-Vth兩種方法，在此不做詳述。

2 DVFS系統(tǒng)
    如果DVFS是基于CPU自身OS調(diào)度的需求，則在自身頻率需要變化時(shí)才進(jìn)行電壓變化，此時(shí)可認(rèn)為是一個(gè)開(kāi)環(huán)的DVFS技術(shù)。比如說(shuō)，Windows Mobile中的OEMidle進(jìn)程就提供了一個(gè)根據(jù)CPU占用率來(lái)調(diào)節(jié)CPU頻率和電壓的方式。但是，在采用開(kāi)環(huán)方式調(diào)節(jié)時(shí)，需要足夠的余量，同時(shí)需要軟件，尤其是操作系統(tǒng)予以支持，這對(duì)軟件來(lái)說(shuō)也不是透明的。
    對(duì)于一個(gè)閉環(huán)系統(tǒng)，則需要一個(gè)性能monitotor，以監(jiān)控性能，并根據(jù)性能變化，直接調(diào)節(jié)電壓和頻率。圖1給出一個(gè)簡(jiǎn)單的自適應(yīng)DVFS系統(tǒng)。
    在該系統(tǒng)中，CPU是一個(gè)電壓可變的power do-main，稱為CPU-subsys。然而，對(duì)于其他模塊，則是另一個(gè)power domain，稱為peri_subsys，其中包括外部memory接口(EMI)、媒體協(xié)處理器(MCP)、LCD控制器(LCDC)，以及與電壓控制相關(guān)的PerformaneeMonitor(PM)模塊，用于對(duì)芯片性能進(jìn)行正向監(jiān)控；．Power Controller(PC)模塊用于在接受到PM的性能描述后計(jì)算得到控制參數(shù)，并傳遞給Power Supply(PS)模塊，用于提供可變的電壓Vdd_arm，同時(shí)armsubsys與peri subsys之間有Level shifter相隔。

    對(duì)于PM模塊，ARM可以通過(guò)總線進(jìn)行配置，PM通過(guò)監(jiān)測(cè)可變電壓區(qū)的電流實(shí)現(xiàn)性能監(jiān)控。對(duì)于處理MIPS需求比較高的操作，CPU空轉(zhuǎn)時(shí)間變少，電流需求變??；對(duì)于處理MIPS要求比較低的操作，CPU執(zhí)行密集操作，電流需求變大。
    該設(shè)計(jì)核心在于如何使PM模塊能根據(jù)某種算法來(lái)自適應(yīng)地預(yù)測(cè)電流的需求，而且預(yù)測(cè)的響應(yīng)時(shí)間、額外功耗都比較小，即達(dá)到適時(shí)、恰好的電壓要求。對(duì)于自適應(yīng)算法，可選取圖2所示的簡(jiǎn)單前向線性預(yù)測(cè)。

3 仿真實(shí)驗(yàn)與結(jié)果
    圖3給出系統(tǒng)模型。構(gòu)造這樣一個(gè)系統(tǒng)，使得測(cè)試將按事先在開(kāi)發(fā)板上的運(yùn)行給定benchmark程序。測(cè)試得到的功耗參數(shù)，則按CPU負(fù)載折算成為歸一的nop和mac兩種類(lèi)型指令程序，這兩種指令在測(cè)試向量中間或分布。CPU行為模型執(zhí)行相關(guān)程序，該模型只能取指令，執(zhí)行2級(jí)流水。對(duì)于nop操作，在執(zhí)行階段進(jìn)行nop；對(duì)于mac：操作，在執(zhí)行階段對(duì)固定數(shù)據(jù)進(jìn)行mac，這樣即可簡(jiǎn)化設(shè)計(jì)。CPU BM采用Verilog進(jìn)行編寫(xiě)。CPU有一條AHB總線，對(duì)memory進(jìn)行訪問(wèn)控制。MEM模塊采用ahb接口，存放編譯好的二進(jìn)制指令，并固定頻率。PM Model對(duì)CPU BM的翻轉(zhuǎn)率進(jìn)行monitotor在監(jiān)控各階段的翻轉(zhuǎn)率后，作為輸入流入自適應(yīng)濾波器，計(jì)算得到所需的調(diào)節(jié)電壓，給PS Model；同時(shí)輸出翻轉(zhuǎn)率，給PC Model。

    PC Model將翻轉(zhuǎn)率、時(shí)鐘、電壓作為輸入，用于計(jì)算系統(tǒng)功耗。PS Model按照PM發(fā)出的電壓調(diào)節(jié)指令進(jìn)行電壓頻率調(diào)節(jié)。由于是rtl Model，所以電壓調(diào)節(jié)是不可見(jiàn)的，只是按照實(shí)際情況，若電壓從低到高，則先調(diào)節(jié)電壓，再調(diào)節(jié)頻率；反之亦反。
    對(duì)于自適應(yīng)選取的電壓，可按圖4予以實(shí)現(xiàn)。表2給出按照130 nm工藝實(shí)現(xiàn)電壓時(shí)，CPU與總線頻率的關(guān)系。在調(diào)節(jié)電壓時(shí)，時(shí)鐘被停頓若干時(shí)鐘周期。假設(shè)電源網(wǎng)絡(luò)的RC參數(shù)不變，則認(rèn)為電壓切換與切換電壓差成正比，如圖4所示。

    對(duì)于前向預(yù)測(cè)的步長(zhǎng)，按照實(shí)時(shí)操作系統(tǒng)的節(jié)拍，從1～50 ms進(jìn)行調(diào)節(jié)。通過(guò)實(shí)踐，可得圖5所示不同步長(zhǎng)下的不同功耗數(shù)值，同時(shí)每次切換的額外開(kāi)銷(xiāo)也計(jì)算在內(nèi)。
    由圖5可見(jiàn)，對(duì)功耗、效率與調(diào)節(jié)步長(zhǎng)都有一定的關(guān)系，合理選取調(diào)節(jié)步長(zhǎng)后，可得效率與功耗的均衡。采用步長(zhǎng)為25 ms時(shí)，功耗不到DVFS的25％，而效率損失只有1／3。由此可見(jiàn)，在CPU資源總負(fù)荷利用率為30％時(shí)，該步長(zhǎng)相對(duì)較為合理。

4 結(jié) 語(yǔ)
    提供了一種自適應(yīng)動(dòng)態(tài)電壓頻率調(diào)節(jié)方式，構(gòu)造了與之對(duì)應(yīng)的系統(tǒng)模型。在計(jì)算機(jī)上對(duì)該模型進(jìn)行了模擬實(shí)驗(yàn)，得到一組均衡的前向預(yù)測(cè)參數(shù)。實(shí)驗(yàn)結(jié)果驗(yàn)證了自適應(yīng)動(dòng)態(tài)電壓頻率調(diào)節(jié)方式的有效性，給出了評(píng)估動(dòng)態(tài)電壓頻率調(diào)節(jié)仿真的有效途徑。