2018年8月，斯坦福大學(xué)著名教授Philip Wong（黃漢森）加入臺積電，擔(dān)任研究副總裁，在業(yè)界傳為佳話。在Hot Chips 31會議上，Wong表示摩爾定律沒有死，甚至沒病，有正確的技術(shù)訣竅，摩爾定律在未來三十年仍將適用。他也在分享中給出了延續(xù)摩爾定律的方法。

如果你認(rèn)為英特爾是摩爾定律最大的奉獻(xiàn)者，那可能是你還沒有聽說過Philip Wong對這個問題的闡述。Wong是臺積電研究副總裁，他在Hot Chips 31會議上做了一個演講，他聲稱摩爾定律不僅活得很好，而且有了正確的技術(shù)訣竅，它仍然適用于未來三十年。

“摩爾定律沒有死，它沒有放慢速度，它甚至沒病?！彼嬖VHot Chips的與會者。

在Wong的講述中，維持摩爾定律唯一重要的是不斷提高晶體管密度。雖然他承認(rèn)隨著登納德縮放比例定律（Dennard scaling）的死亡，時鐘速度已經(jīng)達(dá)到穩(wěn)定水平，但晶體管密度的提升將會提高性能和能效。

最終，如何實現(xiàn)更高的密度并不重要。Wong介紹，能夠在更小的空間內(nèi)集成更多的晶體管并提高能源效率，這才是關(guān)鍵。在短期內(nèi)，這可能是通過傳統(tǒng)方式實現(xiàn)的，即通過改進(jìn)CMOS工藝技術(shù)，制造具有較小柵極長度的晶體管。

臺積電已經(jīng)進(jìn)入7nm工藝節(jié)點，并正在邁向5nm節(jié)點。Wong表示，5nm節(jié)點的設(shè)計生態(tài)系統(tǒng)現(xiàn)已準(zhǔn)備就緒，他們已經(jīng)開始風(fēng)險生產(chǎn)。也就是說，工藝節(jié)點和設(shè)計工具已經(jīng)完成，并且正在生產(chǎn)晶圓。在上一次財報電話會議上，臺積電表示計劃在2020年上半年開始量產(chǎn)5nm芯片。臺積電甚至還有3nm節(jié)點。

但所有這些技術(shù)都是基于平面構(gòu)建芯片，Wong承認(rèn)這種方法最終會停止擴(kuò)展?！叭绻阃ㄟ^二維縮放，我們將減少到幾百個原子，很快我們就會耗盡原子?！彼忉尩馈?/p>

但這并不意味著晶體管密度的終結(jié)。他指出，即使在Dennard scaling結(jié)束后，半導(dǎo)體制造領(lǐng)域仍有許多創(chuàng)新，使晶體管密度保持在上升曲線。特別是，采用了應(yīng)變硅和高k金屬柵極技術(shù)，其次是引入3D結(jié)構(gòu)的FinFet（鰭式場效應(yīng)晶體管）?，F(xiàn)在正在探索一種稱為DTCO（設(shè)計技術(shù)協(xié)同優(yōu)化）的技術(shù)來推動7nm以下的晶體管。

所有這些創(chuàng)新都因為需要更快和更節(jié)能的硬件來開發(fā)新的計算和應(yīng)用平臺。這種演變跨越了20世紀(jì)70年代的小型計算機(jī)，20世紀(jì)80年代的PC，20世紀(jì)90年代的互聯(lián)網(wǎng)以及現(xiàn)在的移動計算。所有這些都推動半導(dǎo)體制造工藝的向前發(fā)展。Wong認(rèn)為，下一個重大推動力將來自人工智能和5G。

那么，要保持摩爾定律的發(fā)展需要哪些創(chuàng)新？

短期內(nèi)，使用芯片組構(gòu)建2.5D結(jié)構(gòu)的多芯片封裝將提高整體計算和存儲密度，即使芯片本身的晶體管密度沒有變得更高。Wong表示，這使得單個小芯片的工藝節(jié)點的重要性不如能夠?qū)⑦@些組件集成在同一個封裝中的封裝技術(shù)。

臺積電擁有自己的2.5D封裝及CoWoS（Chip-on-Wafer-on-Substrate）技術(shù)。（英特爾的嵌入式多芯片互連橋，縮寫為EMIB，是一種與其競爭性的封裝技術(shù)。EMIB技術(shù)雷鋒網(wǎng)此前也詳細(xì)介紹過。）CoWoS通過在芯片上插入芯片和合適的存儲器件并使用硅通孔（TSV）連接它們來構(gòu)建多芯片封裝。

值得注意的是，CoWoS被Nvidia的Tesla V100 GPU加速器采用，它將GV100 GPU與高帶寬內(nèi)存（HBM）模塊封裝在一起。但更多樣的小芯片集成，英特爾，AMD和Xilinx正陸續(xù)推出。

但2.5D只能實現(xiàn)目前為止的密度，更具擴(kuò)展性的解決方案需要真正的3D封裝技術(shù)。為此，Wong說我們最好的選擇是N3XT，這是一種基于新納米材料的3D單片設(shè)計，同時也是內(nèi)存和邏輯的細(xì)粒度集成。N3XT代表納米工程計算系統(tǒng)技術(shù)，自2015年以來一直在學(xué)術(shù)界開展，臺積電顯然認(rèn)真對待它，它有很大的商業(yè)化機(jī)會。

Wong展示了一張幻燈片，顯示出，它由多層節(jié)能邏輯（黃色），高速存儲器（紅色）和高容量非易失性存儲器（綠色）組成，以交錯方式堆疊在一起。所有這些都位于傳統(tǒng)的硅邏輯芯片（紫色）之上。

其中的關(guān)鍵是將這些不同的組件與稱為ILV的部分連接起來，ILV代表Inter-Layer-Via。與微米級TSV不同，ILV可以在納米級形成。雖然這是N3XT技術(shù)中非常重要的一部分，但Wong沒說太多。顯然，ILV是臺積電一直在研究的技術(shù)，并且有很多專利申請。

對于這些3D封裝，交錯存儲器和邏輯非常重要，因為減少了它們之間的距離，這有助于為AI和5G等應(yīng)用提供所需的高帶寬、低延遲的通信。對于CMOS，交錯存儲器與邏輯是不可能的，因為邏輯晶體管需要大約1000攝氏度的溫度才能被蝕刻，這會在制造期間破壞相鄰的元件。相反，你需要一些可以在400攝氏度左右放置的東西。

事實上，過去幾年中已經(jīng)研究過的新材料似乎適合在相對較低的溫度下制造高性能晶體管。與目前用于半導(dǎo)體的塊狀硅基材料不同，它們是過渡金屬二硫化物（TMD），基于諸如鉬、鎢和硒的元素。

TMD材料還具有高載流子遷移率，也就是說，能夠輕松地通過它們移動電子，但是通道很薄。如果正在構(gòu)建小于2到3nm的晶體管，那么這些屬性就是你想要的。Wong表示，臺積電在實驗室內(nèi)使用二硫化鎢建造了實驗性TMD晶圓。

另一種候選納米材料是碳納米管。Wong表示，已經(jīng)制造出具有良好半導(dǎo)體性能的實驗版本。已經(jīng)構(gòu)建了基于碳納米管的邏輯和SRAM器件的原型，包括最近由麻省理工學(xué)院研究人員進(jìn)行的RISC-V實現(xiàn)。

在存儲器面，Wong表示最有可能進(jìn)行3D集成的新候選者是自旋扭矩傳遞磁RAM（SST-MRAM）、相變存儲器（PCM）、電阻RAM（ReRAM）、導(dǎo)電橋RAM（CBRAM）和鐵電RAM（FERAM）。所有這些都具有隨機(jī)訪問的關(guān)鍵屬性，非易失性設(shè)備在寫入之前不需要擦除，其中一些已經(jīng)商業(yè)化，包括Everspin的MRAM，三星的嵌入式MRAM，Crossbar的ReRAM和英特爾的3D XPoint（大多數(shù)人認(rèn)為是PCM的變體）。

研究人員已經(jīng)模擬了N3XT設(shè)備的性能，并將它們與傳統(tǒng)的二維芯片進(jìn)行了比較，邏輯和存儲容量的配置相似。根據(jù)他們的研究，使用各種機(jī)器學(xué)習(xí)推理進(jìn)行基準(zhǔn)測試，N3XT設(shè)備的效率與2D相比提升在63倍和1,971倍之間，十分具有競爭力。

這些聽起來都很有希望，但Wong沒有詳細(xì)說明這些技術(shù)將如何在未來30年內(nèi)改善效率維持摩爾定律。例如，切換到新的納米材料將提供相對于2D組件的一次性凸起，最終也會遇到原子極限。

從理論上講，如果每18個月可以將3D設(shè)備的堆疊高度翻倍，那么確實可以實現(xiàn)密度的提高。當(dāng)然，對于移動設(shè)備和其他嵌入式設(shè)備而言，這將變得非常笨拙，即使對于數(shù)據(jù)中心計算機(jī)，也只需要七代或八代就能達(dá)到12英尺高的天花板。

為了使其工作數(shù)十年，必須開發(fā)其他技術(shù)創(chuàng)新，這些創(chuàng)新在Wong的演講中沒有提到，以保持密度符合摩爾定律的軌跡。像臺積電這樣的芯片制造商，必須相信研究人員將提供源源不斷的這類候選技術(shù)，這些技術(shù)只需要新的，更苛刻的應(yīng)用程序的推動，以刺激商業(yè)化。如果歷史可以作為參考，那些應(yīng)用肯定會來。