3.4 FPGA內(nèi)部電路設(shè)計(jì)本設(shè)計(jì)

硬件電路設(shè)計(jì)采用了1片F(xiàn)PGA，芯片型號(hào)為Altera公司的EP1C6Q240C8 。其作用主要分為數(shù)據(jù)采集控制和頻率測(cè)量控制兩個(gè)部分。數(shù)據(jù)采集控制部分用于實(shí)現(xiàn)ARM寄存器基接口的配置，通道控制，數(shù)據(jù)采集，觸發(fā)與存儲(chǔ)器讀寫控制等;頻率測(cè)量控制部分用于利用前端電路已經(jīng)分頻整形的信號(hào)對(duì)給定門寬進(jìn)行計(jì)數(shù)，從而等到該信號(hào)的頻率值。這里先對(duì)數(shù)據(jù)采樣部分的FPGA內(nèi)部電路進(jìn)行介紹，頻率測(cè)量部分的介紹見后章。

數(shù)據(jù)采集控制部分的FPGA程序主要完成與ARM芯片接口的的配置工作;對(duì)寄存器進(jìn)行譯碼;控制觸發(fā)電平，實(shí)現(xiàn)觸發(fā)功能;FIFO讀寫控制;時(shí)鐘頻率選擇;采樣時(shí)鐘合成與控制;寄存器讀寫操作。以下分別對(duì)各部分的功能進(jìn)行介紹。

3.4.1地址譯碼電路及控制信號(hào)

模擬通道中的衰減控制信號(hào)，以及對(duì)FIFO狀態(tài)的檢測(cè)信號(hào)等，都是由ARM芯片對(duì)其數(shù)據(jù)、地址總線的讀寫來(lái)實(shí)現(xiàn)的，這就需要為每個(gè)端口分配地址。本設(shè)計(jì)中，由于是利用LPC2138的兩個(gè)通用I/O口，模擬讀寫控制線，由于有獨(dú)立的讀寫標(biāo)志，因此需要4根地址線譯碼，進(jìn)行端口讀寫。

FPGA中與ARM芯片(LPC2138)接口的寫操作地址譯碼電路。其中，/WR為ARM芯片的寫使能信號(hào)，低有效。當(dāng)寫外部存儲(chǔ)器時(shí)，/WR信號(hào)變?yōu)榈?，而?WR信號(hào)的上升沿時(shí)，ARM外部數(shù)據(jù)、地址總線上的數(shù)據(jù)都是很穩(wěn)定的。而且地址總線上的數(shù)據(jù)比數(shù)據(jù)總線上的數(shù)據(jù)先有效。因此，我們可以先對(duì)外部地址總線上的數(shù)據(jù)利用譯碼器進(jìn)行譯碼，等到/WR信號(hào)有效時(shí)，利用/WR信號(hào)的上升沿對(duì)外部數(shù)據(jù)總線上的數(shù)據(jù)進(jìn)行鎖存，完成對(duì)外部存儲(chǔ)器的一次寫操作。

其中，寫寄存器部分主要由74374構(gòu)成，實(shí)現(xiàn)寄存器寫操作。送寫的數(shù)據(jù)包括觸發(fā)字、FIFO狀態(tài)控制字、DAC控制字、MAX4141通道選擇字等控制字。

同樣在ARM讀操作中，/RD為ARM芯片的輸出時(shí)鐘信號(hào)，低有效;當(dāng)每執(zhí)行一次讀操作時(shí)/RD產(chǎn)生一個(gè)讀時(shí)鐘信號(hào)，同時(shí)ARM外部數(shù)據(jù)總線上的數(shù)據(jù)在兩個(gè)讀時(shí)鐘周期內(nèi)有效。而且地址總線上的數(shù)據(jù)比數(shù)據(jù)總線上的數(shù)據(jù)先有效。因此，我們可以先對(duì)外部地址總線上的數(shù)據(jù)利用譯碼器進(jìn)行譯碼，等到/RD讀時(shí)鐘信號(hào)有效時(shí)，選通相應(yīng)的緩沖器，從而完成對(duì)外部存儲(chǔ)器的一次讀操作。

其中，讀寄存器部分主要由74244構(gòu)成，完成寄存器讀操作，包括讀取FIFO狀態(tài)字、存儲(chǔ)在FIFO中的ADC采集的數(shù)據(jù)等。

3.4.2數(shù)字觸發(fā)電路

功率測(cè)量中，為了得到檢波后脈沖的峰值，需要設(shè)置觸發(fā)電平，獲得信號(hào)的峰值。為了避免毛刺干擾的影響，觸發(fā)電路設(shè)計(jì)中選用窗口電路的設(shè)計(jì)方法。并選用上升沿/下降沿觸發(fā)。具體觸發(fā)電平大小的設(shè)置，根據(jù)于采樣得到信號(hào)的峰值，如下圖3-18所示，觸發(fā)電路由兩個(gè)比較器、選擇器和觸發(fā)器等組成。觸發(fā)電平triglev小于triglev1，構(gòu)成窗口觸發(fā)的兩個(gè)電平。第一路比較器實(shí)現(xiàn)觸發(fā)電平triglev和采樣得到的信號(hào)值比較，當(dāng)triglev小于此時(shí)的信號(hào)值，則第二路經(jīng)過(guò)比較器輸出的信號(hào)被選通到輸出端。第二路比較器實(shí)現(xiàn)觸發(fā)電平triglev1和采樣信號(hào)比較，當(dāng)信號(hào)高于triglev1則輸出端置高。因此，trig_or比較器的輸出為采樣信號(hào)的整形后信號(hào)，在后端的trig_s標(biāo)志為用戶提供上升沿/下降沿觸發(fā)方式的選擇。從而實(shí)現(xiàn)窗口觸發(fā)。

3.4.3數(shù)據(jù)的存儲(chǔ)與控制

A/D采樣出來(lái)的數(shù)據(jù)，是隨采樣時(shí)鐘和被測(cè)信號(hào)的變化而變化的，要能夠再現(xiàn)被測(cè)信號(hào)，必須要把每次采集的數(shù)據(jù)存入緩存器中，這里介紹的FIFO就是一個(gè)典型的緩存器。FIFO是一個(gè)先進(jìn)先出的存儲(chǔ)器，可同時(shí)對(duì)存儲(chǔ)空間進(jìn)行讀寫，沒(méi)有地址線，第一個(gè)讀出來(lái)的數(shù)據(jù)是第一個(gè)寫進(jìn)去的數(shù)據(jù)，它有現(xiàn)成的集成芯片。由于EP1C6Q240片內(nèi)有92160bits的存儲(chǔ)空間，因此本設(shè)計(jì)采用ALTERA公司提供的宏單元庫(kù)MEGA_LPM中提供的FIFO庫(kù)文件(LPM_FIFO_DC)，將FIFO做在FPGA中。對(duì)應(yīng)AD9480的存儲(chǔ)主通道信號(hào)采樣值的FIFO存儲(chǔ)深度設(shè)為1024，單位為8bits，生成的FIFO如圖3-19所示。

生成的FIFO有一個(gè)寫使能信號(hào)wrreq，一個(gè)寫時(shí)鐘信號(hào)wrclk，一個(gè)讀使能信號(hào)rdreq，一個(gè)讀時(shí)鐘信號(hào)rdclk，一個(gè)清除端aclr，8bits數(shù)據(jù)輸入端data[7……0]和8bits數(shù)據(jù)輸出端q[];同時(shí)還有兩個(gè)狀態(tài)端：wrfull(FIFO滿)和rdempty(FIFO空)，F(xiàn)IFO被寫滿時(shí)wrfull=1，當(dāng)FIFO被讀空時(shí)rdempty=1.如圖3-19中還使用到一個(gè)數(shù)據(jù)輸出端wrusedw[9..0]，該端口在每一個(gè)FIFO寫時(shí)鐘到來(lái)是更新當(dāng)前FIFO以寫入數(shù)據(jù)數(shù)量，這將在做預(yù)觸發(fā)方式時(shí)使用。

這里之所以不用一般并行RAM而用FIFO主要有如下兩個(gè)原因：一方面是它不用地址線，便于電路的連接和控制;更重要的是它可以同時(shí)進(jìn)行讀寫操作，這樣在做預(yù)觸發(fā)功能時(shí)是非常方便的。雖然用并行RAM將地址計(jì)數(shù)器做成一個(gè)環(huán)行計(jì)數(shù)器也可以實(shí)現(xiàn)，這樣就增加了FPGA內(nèi)部的資源，也使電路復(fù)雜化了。[!--empirenews.page--]

本設(shè)計(jì)在FPGA中用AHDL語(yǔ)言編寫了對(duì)FIFO復(fù)位及讀寫總體控制程序，如下：

BEGIN

DEFAULTS

fifo_wclk=gnd;fifo_rclk=gnd;

trig_clr=vcc;fifo_/wen=vcc;

fifo_/ren=vcc;fifo_/reset=vcc; //控制器默認(rèn)狀態(tài)，F(xiàn)IFO讀寫無(wú)效

END DEFAULTS;

IF workstate==0 THEN //通道采集關(guān)閉

fifo_/wen=vcc; //關(guān)閉FIFO寫使能

……//FIFO讀時(shí)鐘由ARM提供

ELSIF (workstate==1) THEN //通道采集開啟

fifo_/ren=gnd;

fifo_/wen=gnd; //FIFO讀寫使能同時(shí)有效

……

由程序可見，當(dāng)workstate=0時(shí)，可由程序控制對(duì)FIFO進(jìn)行復(fù)位，或者FIFO不復(fù)位，但是此時(shí)可對(duì)FIFO進(jìn)行讀操作。一般開始新一輪的采數(shù)之前要對(duì)FIFO進(jìn)行一次復(fù)位，以確保FIFO的狀態(tài)正常且為空。當(dāng)FIFO存滿后，也要用到此狀態(tài)將FIFO中的數(shù)據(jù)讀出。當(dāng)workstate=1時(shí)，F(xiàn)IFO讀寫均使能：一般在采數(shù)階段要用workstate=1狀態(tài)。本設(shè)計(jì)在FPGA中對(duì)FIFO復(fù)位及讀寫的觸發(fā)控制采用了兩種模式：

一種為自動(dòng)觸發(fā)模式，即，當(dāng)調(diào)整數(shù)字觸發(fā)電路的觸發(fā)電平使其低于采樣信號(hào)最大值，且高于其最小值時(shí)(既數(shù)字觸發(fā)器觸發(fā)時(shí))，液晶屏顯示信號(hào)波形由觸發(fā)電平所在位置附近啟始，保持顯示信號(hào)的穩(wěn)定;當(dāng)不觸發(fā)時(shí)，則不對(duì)FIFO存儲(chǔ)數(shù)據(jù)加以限制。實(shí)現(xiàn)方法如上圖以及數(shù)字觸發(fā)電路原理圖所示，在FIFO清空控制端加入一個(gè)trig_fifo控制信號(hào)并將其與正常FIFO清空控制信號(hào)相或，trig_fifo信號(hào)由數(shù)字觸發(fā)電路產(chǎn)生，信號(hào)特點(diǎn)是在觸發(fā)出現(xiàn)時(shí)產(chǎn)生短暫的低電平，用于對(duì)FIFO清空數(shù)據(jù)，使FIFO在觸發(fā)到來(lái)后，其內(nèi)部只保留觸發(fā)點(diǎn)之后的數(shù)據(jù)。

另一種為正常觸發(fā)方式，即，首先在觸發(fā)信號(hào)到來(lái)前FIFO存儲(chǔ)一段觸發(fā)前的數(shù)據(jù)并不斷刷新，等待觸發(fā)信號(hào)到來(lái)，這既是預(yù)觸發(fā)。觸發(fā)信號(hào)到來(lái)后FIFO停止刷新前端預(yù)觸發(fā)數(shù)據(jù)，直接存儲(chǔ)采樣數(shù)據(jù);當(dāng)觸發(fā)信號(hào)沒(méi)到來(lái)是系統(tǒng)則一直等待觸發(fā)。如下：

if (clk'event and clk='1') then

if fifodepth >="0010000000" and trig ='0' then

cntrl<='1';

elsif fifodepth >="0010000000" and trig ='1' then

cntrl<='0';

else

cntrl<='0';

end if;

……

程序中，cntrl信號(hào)是讀時(shí)鐘控制信號(hào)。當(dāng)cntrl=0時(shí)，控制關(guān)閉FIFO讀時(shí)鐘，當(dāng)cntrl=1時(shí)，F(xiàn)IFO的讀寫時(shí)鐘相同。由程序可以看出，F(xiàn)IFO首先直接寫入128個(gè)數(shù)據(jù)(暫定為FIFO深度的10%)，此時(shí)FIFO讀時(shí)鐘關(guān)閉;當(dāng)FIFO寫入數(shù)據(jù)達(dá)到或超過(guò)128個(gè)時(shí)，打開讀時(shí)鐘，此時(shí)FIFO中存入一個(gè)數(shù)的同時(shí)也讀出一個(gè)數(shù)，F(xiàn)IFO已存入的128個(gè)數(shù)據(jù)將不斷被刷新;若信號(hào)已經(jīng)觸發(fā)時(shí)，這時(shí)FIFO沒(méi)有讀時(shí)鐘，只有寫時(shí)鐘，也就是說(shuō)FIFO處于只寫的狀態(tài)，進(jìn)行數(shù)據(jù)存儲(chǔ)。這樣就實(shí)現(xiàn)了預(yù)觸發(fā)。

當(dāng)被采樣信號(hào)為連續(xù)波信號(hào)時(shí)，自動(dòng)觸發(fā)模式能夠很好的穩(wěn)定顯示的波形，方便用戶觀察，但是由于自動(dòng)觸發(fā)時(shí)FIFO里存儲(chǔ)的只能是觸發(fā)之后的數(shù)據(jù)，加之各個(gè)模塊的延時(shí)導(dǎo)致不能顯示出觸發(fā)時(shí)刻以及觸發(fā)之前一段時(shí)間的數(shù)據(jù)，當(dāng)被測(cè)信號(hào)是窄脈沖信號(hào)時(shí)將由于不能完整顯示脈沖信號(hào)，而使用戶不能了解被測(cè)信號(hào)的全部特征，而且當(dāng)脈沖信號(hào)寬度較窄時(shí)，可能因觸發(fā)到FIFO存儲(chǔ)控制信號(hào)的延時(shí)導(dǎo)致脈沖信號(hào)數(shù)據(jù)無(wú)法被FIFO存儲(chǔ)。所以在被測(cè)信號(hào)是窄脈沖信號(hào)的，應(yīng)使用正常觸發(fā)方式，利用預(yù)觸發(fā)，保證觸發(fā)時(shí)刻的信號(hào)數(shù)據(jù)能夠顯示出來(lái)。

3.4.4時(shí)基電路的實(shí)現(xiàn)

時(shí)基電路是顯示示波部分的重要組成部分，它的作用主要是提供AD的采樣時(shí)鐘和FIFO的寫時(shí)鐘。

系統(tǒng)源時(shí)鐘是由外部晶振提供的標(biāo)準(zhǔn)20MHz頻率信號(hào)。由于250MHz時(shí)鐘直接分頻產(chǎn)生200MHz時(shí)鐘將較為繁瑣，所以我們利用ALTPLL鎖相環(huán)模塊，分別產(chǎn)生250MHz，200MHz頻率信號(hào)。將200MHz時(shí)鐘經(jīng)過(guò)由四個(gè)74390和兩個(gè)T觸發(fā)器構(gòu)成的二分頻、四分頻器組成的分頻網(wǎng)絡(luò)產(chǎn)生所需要的AD采樣頻率和FIFO寫時(shí)鐘。在功率分析儀的控制面板上有一個(gè)時(shí)基控制按鈕sec/div，不同的時(shí)基檔位下對(duì)應(yīng)著不同的采樣頻率。每選擇不同的時(shí)基檔位時(shí)，時(shí)鐘選擇信號(hào)clk_s0～clk_s3就會(huì)輸出不同的值以選擇與檔位相應(yīng)的采樣時(shí)鐘;當(dāng)時(shí)基控制設(shè)置在最高采樣率時(shí)選擇250MHz采樣時(shí)鐘。具體的時(shí)基檔位與采樣時(shí)鐘以及每個(gè)檔位下存儲(chǔ)深度的對(duì)應(yīng)關(guān)系如表3-1.