參觀者可親自體驗RTL級多FPGA原型可視性功能如何幫助消除重新編譯實現(xiàn)更快、更高效的調(diào)試中國 北京，2013年5月14日 –全球領先的測試、測量和監(jiān)測儀器提供商---泰克公司日前宣布，其將在2013設計自動化大會（6月2 - 6日，德克薩斯州奧斯汀，819展位）上展出其最新推出的Certus 2.0 ASIC原型 (prototyping) 調(diào)試解決方案。設計自動化大會 (DAC) 是以電子系統(tǒng) (EDA)、嵌入式系統(tǒng)及軟件 (ESS) 和知識產(chǎn)權 (IP) 為主題的重要大會。首次在設計自動化大會上亮相的Certus 2.0軟件套件和基于RTL的嵌入式儀器通過幫助實現(xiàn)完整的RTL級可視性使FPGA內(nèi)部可視性成為原型化平臺的特性，從根本上改變了ASIC原型化流程。仿真級可視性使工程師能夠使用現(xiàn)有工具在一天內(nèi)診斷多個缺陷，而不需要花一個星期或更多時間?！癋PGA合作生態(tài)系統(tǒng)范圍內(nèi)一直缺少針對ASIC原型的主動式調(diào)試功能”，泰克公司嵌入式儀器事業(yè)部總經(jīng)理Dave Farrell表示，“設計自動化大會參加者現(xiàn)在將能親眼目睹Certus 2.0如何從根本上改變ASIC原型化流程和顯著提高調(diào)試效率?！敝鲃邮秸{(diào)試策略Certus 2.0允許設計人員自動調(diào)試多FPGA ASIC原型中的每個FPGA可能需要的所有信號而很少影響FPGA的LUT。這有助于采取主動式調(diào)試和工具化(instrumentation) 策略，使得無需通過對FPGA進行重新編譯來調(diào)試每個新行為，而這在使用傳統(tǒng)工具時通常是一項需要8-18個小時的艱苦任務。其他重要功能包括：根據(jù)類型和實例名稱（包括觸發(fā)器 [flip-flop]、狀態(tài)機、接口和枚舉類型）進行RTL信號的自動識別和工具化片上處理取高度壓縮的快速捕獲數(shù)據(jù)，無需使用特殊外部硬件或消耗FPGA I/O資源先進的片上（on-chip）觸發(fā)功能使嵌入式儀器也能利用邏輯分析儀觸發(fā)方法以時間相關方式捕獲來自不同時鐘域和多個FPGA 的捕獲數(shù)據(jù)提供了完整的目標設計的系統(tǒng)級視圖Certus 2.0可運行于任何現(xiàn)有商業(yè)或定制ASIC原型化平臺，且無需特殊連接器、電纜或外部硬件。泰克嵌入式儀器解決方案在2011年收購了Veridae Systems公司后，泰克嵌入式儀器解決方案在電子設計自動化 (EDA) 軟件幫助工程師解決艱巨的工具化和調(diào)試挑戰(zhàn)方面，變得越來越重要。