PULLNANO聯(lián)盟公布32/22nm CMOS技術(shù)節(jié)點取得突破性成果
先進研發(fā)聯(lián)盟的早期成果將有助歐洲芯片制造商在2010年后
繼續(xù)保持在全球微電子市場上的優(yōu)勢

      歐盟委員會第6框架計劃(FP6)下PULLNANO項目組今天公布了多項與32nm和22nm CMOS技術(shù)平臺相關的重大研究成果，其中包括實現(xiàn)了一個采用32nm設計規(guī)則的功能CMOS SRAM（靜態(tài)隨機存取存儲器）演示單元。PULLNANO是一個由38個歐洲合作組織共同承辦的集體項目，成員包括著名的以芯片制造業(yè)為中心的研究機構(gòu)、大學和中小企業(yè)。PULLNANO項目的目標是開發(fā)先進的知識，確保歐洲芯片制造商在2010年32nm CMOS技術(shù)商業(yè)化后繼續(xù)在全球微電子市場保持領先的地位。  
      大多數(shù)采用先進的CMOS技術(shù)制造的復雜系統(tǒng)芯片(SoC) 都需要SRAM存儲器單元，因此演示一個功能SRAM是一個重要的里程碑。PULLNANO聯(lián)盟采用創(chuàng)新的MOS晶體管制造出一個功能SRAM單元，這項技術(shù)的架構(gòu)與45nm技術(shù)節(jié)點使用的晶體管有很大的不同。這種晶體管采用一種低功耗方法，該方法基于全耗盡絕緣硅（FDSOI）以及一個由高K柵介質(zhì)組成的柵疊層和一個單金屬電極疊層。這個演示單元被認為是世界首次采用FDSI、高K介質(zhì)和金屬柵極制造的最小的SRAM單元。PULLNANO提前到達了第一個里程碑，預計今年年底還將推出一個更小的單元。
      在2007年召開的舊金山IEEE國際集成電路互連技術(shù)大會上，PULLNANO合作伙伴還公布了PULLNANO項目的與后道工序（BEOL）相關的研究成果。BEOL是指有源器件如晶體管與金屬連線互連時的芯片制造階段。 PULLNANO證明45nm 技術(shù)節(jié)點使用的材料和集成機制經(jīng)過改進后可以是一個可靠的32nm節(jié)點解決方案，同時還提出一個采用所謂的“氣隙”方法的在32nm 和22nm技術(shù)節(jié)點上提供更高性能的創(chuàng)新架構(gòu)。 
      在建模和仿真方面，PULLNANO的學術(shù)合作伙伴開發(fā)出一個能夠預測32nm和22nm CMOS技術(shù)節(jié)點的產(chǎn)品性能的創(chuàng)新方法。這些方法包括允許提前評估溝道材料等新技術(shù)和高K介質(zhì)的選擇對實際制造工藝的影響的新仿真器。在物理精度和計算結(jié)果之間選擇最好的折衷參數(shù)，可以有效地解釋控制這些先進產(chǎn)品工作的量子機械效應。這項成本有助于豐富ITRS (國際半導體技術(shù)開發(fā)計劃)標準器件的性能評估工具。
      “32nm技術(shù)對于半導體制造商是一個至關重要的技術(shù)節(jié)點，因為我們正在處理的硅層只相當于幾個原子的厚度，量子機械效應在這里變得越來越重要，”意法半導體研發(fā)合作項目經(jīng)理及PULLNANO項目協(xié)調(diào)人Gilles Thomas表示，“32nm和22nm技術(shù)的產(chǎn)業(yè)化成功需要深入了解物理問題以及最先進的建模和仿真工具，PULLNANO聯(lián)盟在這些方面居世界領先水平?！?nbsp;
      技術(shù)詳情，請聯(lián)系意法半導體研發(fā)項目經(jīng)理兼PULLNANO項目協(xié)調(diào)員Gilles Thomas。聯(lián)系電話：+33 47692 6667.
 PULLNANO的詳細信息，登錄網(wǎng)站www.pullnano.eu
說明:
      PULLNANO聯(lián)盟初期的35個成員組織是:
      意法半導體SA (法國，項目協(xié)調(diào)人)， 意法半導體(Crolles2) SAS (法國)， NXP 半導體Crolles研發(fā)公司(法國)，飛思卡爾半導體研發(fā)中心Crolles SAS (法國)， NXP 半導體比利時NV (比利時)公司，飛利浦荷蘭B.V.(荷蘭)，英飛凌科技AG (德國)，意法半導體S.r.l. (意大利)， Interuniversitair Micro-Elektronica Centrum vzw (Belgium)， Commissariat à l'Energie Atomique (LETI) (France)， Fraunhofer-Gesellschaft zur Foerderung der angewandten Forschung e.V. (Germany)， Centre National de la Recherche Scientifique (France)， Technische Universitaet Chemnitz (Germany)， University of Newcastle upon Tyne (United Kingdom)， Université de Savoie (France)， Technische Universitaet Wien – Institut fuer Mikroelektronik (Austria)， Université Catholique de Louvain (Belgium)， Consorzio Nazionale Interuniversitario per la Nanoelettronica (IU.NET)(Italy)， Swiss Federal Institute of Technology (ETH) (Switzerland)， University of Glasgow (United Kingdom)， Warsaw University of Technology (Poland)， Chalmers University of Technology (Sweden)， AMO GmbH (Gesellschaft für angewandte Mikro- und Optoelektronik) (Germany)， Forschungszentrum Juelich GmbH (Germany)， The University of Liverpool (United Kingdom)， National Technical University of Athens (Greece)， University College Cork)， National University of Ireland (Ireland)， University of Warwick (United Kingdom)， European Synchrotron Radiation Facility (France)， The University of Surrey (United Kingdom)， Ion Beam Services (France)， Integrated Systems Development S.A. (Greece)， MAGWEL NV (Belgium)， ACIES (France)， Qimonda Dresden (Germany)
PULLNANO最近又有三個新公司加盟，為該項目注入特殊計量設備專業(yè)知識。.CAMECA (法國)、NOVA (以色列)和IMAGINE OPTICS (法國)參與該項目設備方面的研究，為克服32/22nm規(guī)格的要求進行設備改良準備。
技術(shù)說明:
      下面介紹三大技術(shù)進步。
1.FDSOI 32 nm SRAM集成技術(shù)
      PULLNANO聯(lián)盟采用 32 nm設計規(guī)則和一個完全不同于過去的45nm 技術(shù)節(jié)點的MOS晶體管架構(gòu)實現(xiàn)了一個功能CMOS SRAM演示單元。32nm N溝道和P溝道MOS晶體管采用一種低功耗方法，這種方法基于全耗盡絕緣硅（FDSOI）以及一個由高K柵介質(zhì)鉿(Hf)組成的柵疊層和一個提供對增高的源極/漏極區(qū)的連接方式的單金屬錫/多晶硅電極疊層觸點。按照摩爾定律，這項創(chuàng)新技術(shù)通過整合以前的45nm應力工程技術(shù)實現(xiàn)了SRAM電氣性能，這歸功于在只有10納米厚的硅膜內(nèi)集成的超薄體(UTB)器件。 [!--empirenews.page--]
      此外，因為溝道摻雜少引起器件到器件的參數(shù)波動，所以全耗盡絕緣硅（FDSOI）技術(shù)在低Vdd電壓下可以實現(xiàn)優(yōu)異的SRAM信噪比。
據(jù)我們所知，這個演示單元是世界首次采用FDSOI、高K介質(zhì)和金屬柵極制造的最小的SRAM單元。
      PULLNANO聯(lián)盟在0.248 μm2單元上提前到達了第一個里程碑，預計今年年底實現(xiàn)第二個里程碑，推出一個更小的0.18μm2的單元。
2.互連介質(zhì)上的進步
      在2007年6月4-6日召開的舊金山IEEE集成電路互連國際技術(shù)大會上，PULLNANO項目的后道工序(BEOL)小組做了4份口頭簡報。
對于32 nm節(jié)點，小組介紹了一個可靠的超低K (K=2.3)介質(zhì)集成技術(shù)，材料和集成方法基本上都是從 45 nm節(jié)點架構(gòu)擴展而來的。
      對于32/22 nm節(jié)點，小組提出了一個最低K值達到1.8 的突破性架構(gòu)。 
      PULLNANO聯(lián)盟還發(fā)布了在金屬線之間形成多層氣隙的實驗結(jié)果。
3.科學進步
      上面的研究成果是PULLNANO聯(lián)盟在主要技術(shù)雜志和研討會上定期發(fā)布的眾多成果的一部分。
在三個學術(shù)實驗室小組開展的工作中，先進建模及仿真組開發(fā)出了能夠預測32nm和22 nm CMOS技術(shù)的性能的創(chuàng)新方法，以及通過了解器件的工作情況和相關的知識來促進芯片制造的新方法。聯(lián)盟實現(xiàn)了基于Multi sub-band和Wigner Monte Carlo方法的新仿真器 ，以便在實際制造前評估PULLNANO準備選擇的新技術(shù)（如溝道材料、應力和高K介質(zhì)）對制造工藝的影響。在物理精度和計算結(jié)果之間選擇最好的折衷結(jié)果，可以有效地解釋控制這些先進產(chǎn)品工作的量子機械效應，聯(lián)盟目前正在利用創(chuàng)新的首要原則和Atomistic方法探討粗糙度分布和參數(shù)波動，這項工作使標準的IRTS器件性能評估工具MASTAR的功能變得更為豐富。
4.聯(lián)盟
      下面的地圖有助于查找PULLNANO聯(lián)盟的成員組織 (新成員是紅色。)