Mentor Graphics公司宣布，其集成電路設計到制造的整套解決方案已獲得TSMC 16nm FinFET工藝的設計規(guī)則手冊(DRM)和1.0版本SPICE模型認證。 該認證包括的工具有Calibre物理驗證及可制造性設計(DFM)平臺、Olympus-SoC自動布局布線系統(tǒng)、Pyxis定制集成電路設計平臺以及Eldo SPICE模擬器。通過使用Olympus-SoC、Calibre產品以實現ARM Cortex-A15 MPCore處理器，Mentor還成功展示了完整的16nm FinFET數字設計流程。隨著客戶從測試芯片過渡到16nm FinFET設計成果的批量生產，Mentor的16nm解決方案現已能為客戶提供全面支持。

Olympus-SoC自動布局布線系統(tǒng)使高效設計成為可能，它完整支持所有16nm FinFET的雙重曝光(DP)、DRC及DFM規(guī)則、宏單元和標準單元的鰭式柵格對齊以及Vt最小面積規(guī)則支持。 新流程還支持低電壓保持時間修正，互連電阻最小化，信號EM修正和MiM電容提取，以解決時序影響，增加管腳的可訪問性及可布線性。

Calibre nmDRC平臺支持設計團隊，以確保他們的設計滿足工藝要求。Calibre YieldEnhancer之中的SmartFill功能以及其他的Mentor DFM產品、Calibre LFD和Calibre CMPAnalyzer已獲得改進，以滿足16FF冗余填充、光刻和CMP模擬的TSMC特定要求。

TSMC為Mentor提供了16nm產品的設計工具包，以基于Calibre PERC產品進行可靠性檢查。這使客戶能夠在不考慮IP資源和使用同一個平臺的情況下分析和修復如靜電釋放(ESD)和閂鎖(LUP)等問題。

為確保對FinFET器件進行準確的電路仿真，Mentor通過與TSMC進行協作，對高性能的Calibre xACT 2.5D、3D提取產品以及Calibre nmLVS的FinFET器件模型予以改進和認證。

Pyxis定制集成電路設計平臺已擴展至可以處理鰭式柵格，提供鰭式柵格顯示，支持保護環(huán)，MOS接合規(guī)則和設計規(guī)則驅動(DRD)布局。對Eldo進行升級，以基于TSMC最新型的BSIM-CMG和TMI模型提供準確的FinFET器件和電路級建模。

Mentor Graphics公司硅片設計事業(yè)部(Design to Silicon division)副總裁兼總經理Joseph Sawicki表示：“我們通過與TSMC的密切合作，確保我們的工具可用于16nm FinFET技術，其中包括與TSMC一同持續(xù)優(yōu)化Calibre設計規(guī)則文件，以縮短開發(fā)周期。經過共同開發(fā)設計出可以滿足16nm FinFET技術要求的產品，我們將學習曲線降至最低限度，并讓設計師利用TSMC的協作來創(chuàng)造其產品的差異化價值。”

TSMC設計建構營銷部(Design Infrastructure Marketing Division)資深總監(jiān)Suk Lee表示：“TSMC和Mentor之間長久的合作關系可以滿足我們16nm FinFET的設計需求，同時，針對積極的技術路線圖持續(xù)發(fā)布即時的產品解決方案。在每一個新的節(jié)點上，我們再次得以證明，開放式創(chuàng)新平臺中的生態(tài)系統(tǒng)協作是驅動半導體設計產業(yè)創(chuàng)新的關鍵所在。”