臺積電表示，此一新世代制程包括提供高效能優(yōu)勢的40納米泛用型制程(40G)以及提供低耗電量優(yōu)勢的40納米低耗電制程(40LP)；其芯片閘密度(Raw gate density)是65納米制程的2.35倍，運作功率(Active power)比45納米制程減少幅度可達15%，創(chuàng)下業(yè)界SRAM單位元尺寸及宏尺寸最小的紀錄。目前已有數(shù)十家客戶進行產(chǎn)品設計，同時，客戶也已頻繁使用晶圓共乘服務進行產(chǎn)品驗證。
臺積電指出，45納米制程的芯片閘密度原本為65納米制程的2倍，但通過制造上的創(chuàng)新，其40納米低耗電量及泛用型制程的芯片閘密度更進一步提高，達到65納米制程的2.35倍。
新的40納米低耗電量制程適用于對晶體管漏電高度敏感的應用，如通信及移動產(chǎn)品；40納米泛用型制程則適用于高效能的產(chǎn)品應用，例如中央處理器、繪圖處理器、游戲機、網(wǎng)絡、可編程邏輯門陣列(FPGA)以及其它高效能消費型產(chǎn)品應用。
40納米制程系由45納米制程直接微縮(Linear shrink)，而其SRAM效能則完全相同，單位元面積僅有0.242平方微米。除了尺寸及效能的雙重優(yōu)勢外，不論是40納米泛用型制程或是低耗電量制程，都可以搭配混合信號、射頻以及嵌入式DRAM制程，以滿足多種不同的產(chǎn)品應用。
臺積電40納米制程結合了193納米浸潤式曝影技術以及超低介電系數(shù)(Extreme low-k dielectric，ELK)組件連接材料的優(yōu)勢，其邏輯制程可搭配低耗電量三閘級氧化層(Triple gate oxide，LPG)來支持高效能無線及移動產(chǎn)品應用。此外，40納米泛用型及低耗電量制程皆提供多種不同運作電壓以及1.8V及2.5V的輸入/輸出電壓以滿足不同產(chǎn)品的需求。
臺積電今年的40納米制程晶圓共乘服務預計于4月、6月、8月、10月及12月推出。目前，第一批客戶采用45納米/40納米晶圓共乘服務已超過200個共乘座(Shuttle Block)。臺積電將先于晶圓12廠提供40納米泛用型及低耗電量制程制造服務，未來會視客戶需求再擴展至晶圓14廠。
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