業(yè)界已逐漸考慮擺脫傳統(tǒng)的引線封裝，接受結(jié)構(gòu)更為復雜的陣列組態(tài)基板封裝技術(shù)，卻也面臨先天性散熱、高密度等挑戰(zhàn)，若能克服困難，這個下一世代的封裝技術(shù)可望提升眾多應用元件的整體效能，展現(xiàn)封裝技術(shù)新契機。
電子產(chǎn)業(yè)已經(jīng)了解，在半導體電路密度增加的狀況下，封裝晶片在散熱、機械及電子品質(zhì)上，將會面臨接踵而至的挑戰(zhàn)。盡管大多數(shù)半導體元件仍繼續(xù)采用引線封裝結(jié)構(gòu)，許多提供更復雜且更高效能產(chǎn)品的制造商，已經(jīng)開始傾向采用陣列組態(tài)的基板封裝。運用均勻陣列式接點結(jié)構(gòu)，基板的中介層得以將最終封裝的外圍輪廓縮至最小?；迮c中介層通常指的是相同的東西：一個具有提供接地與電源分配功能的電子互連介面中介層。

電路密度/效能/散熱要求多基板鑄造市場與眾不同

在接點的間距或間隔被縮減時，接點的密度就可以超越引線封裝，而電子通道的長度也得以縮短。導體的通道越短，電感就越小，而且因接點是在晶粒元件的正下方，因此可藉由基板至宿主(Host)電路結(jié)構(gòu)之間的連結(jié)，進而達到更好的散熱效果。上述特性使得陣列封裝脫穎而出，比傳統(tǒng)的引線封裝結(jié)構(gòu)更適合使用在各式各樣的元件，其中包括微處理器、微控制器、特殊應用IC、記憶體和個人電腦晶片組等應用產(chǎn)品。

半導體封裝設(shè)計的基板鑄造，是電子產(chǎn)業(yè)中一個十分特殊的市場，其部分的原因是因為這樣的技術(shù)在高電路密度、高電子效能和散熱穩(wěn)定性上都有一些特殊要求(圖1)。另外，疊層式基板則是針對陣列封裝所設(shè)計，舉例來說，它可能含有一、二或數(shù)層的電路，并特別針對較高輸入/輸出(I/O)數(shù)量的半導體應用量身設(shè)計。

圖1 隨電晶體數(shù)量持續(xù)增加，電路板須滿足高密度、高效能和散熱穩(wěn)定等特性。

許多的有機基板材質(zhì)，在較高的玻璃轉(zhuǎn)移溫度(Tg)下加工處理后，能夠達到比較低的介電常數(shù)，并具有優(yōu)異的絕緣特性。業(yè)界亦開發(fā)出許多材料，不僅具備更好的高頻(HF)效能，而且和商業(yè)化環(huán)氧樹脂/層壓玻璃一樣容易制造。這類材料稱為強化纖維復合玻璃，內(nèi)含陶瓷充填的熱凝性原料，而這種特殊材料經(jīng)過極高的Tg(>280℃)溫度處理后，即可在高溫環(huán)境下運作。

驅(qū)動先進封裝技術(shù)小尺寸/低成本需求扮要角

半導體封裝所采用的基板，可和多個導線層一起進行加工處理，而整合這些導線層中的被動元件有許多方法。為了符合系統(tǒng)層級的效能與密度上要求，加工后的半導體封裝必須具備理想的散熱與電子特性，以提高晶粒的效能。

新開發(fā)的先進封裝技術(shù)，亦須考量市場對于更小尺寸、更多I/O及盡可能壓低封裝成本方面的需求。影響基板成本的因素包括專屬材料、電路層數(shù)量及繞線復雜度。在需要兩層或更多電路層時，金屬面或電路會藉由鍍通孔(PTH)或半通導孔(Partially Formed Via)相互連結(jié)，方法和用于第二層構(gòu)裝的傳統(tǒng)印刷電路板(PCB)相同。而復雜度較低的半導體在封裝時，雖然只需要一或兩個金屬層，但具有較高I/O與高效能的半導體則需要額外電路層，以作為封裝內(nèi)繞線電源分配與接地的用途。

舉例來說，一個基板中，在一個雙層核心(2-2-2)的兩個面上的兩個增層式電路層，通常會采用半附加式圖案成形，用來制作高解析增層電路圖案，并運用消去式圖案成形技術(shù)來制作基板的核心或基極層。內(nèi)側(cè)與外側(cè)的電路層，則透過雷射濺鍍與電鍍導孔和各元件互連。為了讓半導體元件達到更高密度的電路繞線目標，產(chǎn)業(yè)使用雷射濺鍍與電鍍微導孔制程，并采用隱藏性微導孔(Via-in-pad)技術(shù)(圖2)。在功能增加之際，線路密度也須同步提高。而在埋入式微導孔中填入實心銅，是原本針對高密度半導體基板應用所設(shè)計的方法，如今被廣泛用在增層式電路板，為無線手機制造超高元件密度的組件。

圖2 增層式基板以實心銅填入微通孔。

多層基板設(shè)計成主流低成本有機材料基板受矚目 在單一晶片要求更多的功能時，每個新世代的產(chǎn)品就必須整合越來越多的電晶體或位元。一般而言，隨著晶片內(nèi)部電晶體的數(shù)量持續(xù)增加，就會需要更多的焊墊與接腳，才能讓I/O訊號能夠進出IC。雖然有一些半導體封裝基板僅需要二或四層的增層式電路板，但一般基板的電路層數(shù)量則是持續(xù)增加。有幾家基板供應商近期將針對45奈米元件采用十至十四層的基板。例如像英特爾(Intel)的65奈米Presler處理器就是用十二層基板制成，而英特爾的45奈米凌動(Atom)處理器則采用六層基板。向來采用陶瓷基板來制造高效能半導體的升陽(Sun)，表示運用更多層基板的設(shè)計，可使低成本的有機材料基板，成為多款新微處理器的理想替代方案。

覆晶接合法漸取代引線搭接高密度晶粒疑慮待解決

透過對產(chǎn)業(yè)的觀察，材料的研發(fā)對于大多數(shù)技術(shù)演進而言，是重要的基石。而產(chǎn)業(yè)的里程碑也持續(xù)反映出，材料與制程的改良是促進新技術(shù)發(fā)展、改進產(chǎn)品效能及提高制造效率的重要助力。此外，產(chǎn)品研發(fā)業(yè)者也深刻地體認到，在將引線搭接晶粒到基板間介面，并無法滿足所有應用中效能優(yōu)化的標準，尤其是在高速處理器與特定應用積體電路(ASIC)產(chǎn)品日益增加的情況下。

目前，針對下個世代的元件產(chǎn)品，半導體供應商完全舍棄傳統(tǒng)引線搭接的封裝組合法，轉(zhuǎn)而選擇更具備微型化優(yōu)勢的晶粒面朝下的覆晶(FC)接合法。不過這其中也存在一些問題，包括可能影響到覆晶晶粒的高密度、焊錫凸塊的均勻度及基板的平坦度。另外，超細間距覆晶應用的電遷移效應，也可能會導致金屬間化合物的形成，長期下來會在微間距接點之間形成可導電的橋接物。而這都會對覆晶應用造成災難性的后果，因為這類應用采用高密度的直流電，隨著晶粒元素結(jié)構(gòu)尺寸持續(xù)縮小，此類效應也會越來越顯著。

具備細間距/高接腳數(shù)覆晶晶粒接合互連平臺發(fā)揚光大

不過，在高密度覆晶接合方面，有一種可行的解決方案，就是在相對較新的增層基板鑄造制程上，提供許多均勻、并適合用在凸塊晶粒接合(圖3)上的互連平臺?；ミB平臺是在封裝基板鑄造制程的最后階段，運用消去法制程制作，其特性是提供一個均勻的平面封裝互連通道，符合超細間距以及高接腳數(shù)覆晶晶粒元素的各種需求。這項技術(shù)之目的是排除封裝基板上的焊料印刷(Solder Printing)，讓150微米以下凸塊間距的元件能達到高良率。其系統(tǒng)亦支援高長寬比的元件連結(jié)，并容許直立間隙凸起，因此即使其采用低融點焊料，亦能有效地控制充填底膠。架高接點基板讓研發(fā)環(huán)境能在晶粒上提供更小的凸塊間距，并且免除因縮小焊墊尺寸以致造成電流叢聚效應以及電遷移問題。 [!--empirenews.page--]

圖3 高密度覆晶裝在μPILR基板上。
(本文作者為Tessera大中華區(qū)副總裁暨臺灣區(qū)總經(jīng)理)