SoC芯片的規(guī)模一般遠大于普通的ASIC，同時深亞微米工藝帶來的設計困難等使得SoC設計的復雜度大大提高。仿真與驗證是SoC設計流程中最復雜、最耗時的環(huán)節(jié)，約占整個芯片開發(fā)周期的50%～80%，采用先進的設計與仿真驗證方法成為SoC設計成功的關鍵。一個簡單可行的SoC驗證平臺，可以加快SoC系統的開發(fā)與驗證過程。FPGA器件的主要開發(fā)供應商都針對自己的產品推出了SoC系統的開發(fā)驗證平臺，如基于Nios II微處理器的SOPC系統與基于MicroBlaze微處理器的SOPC系統等。它們功能強大，而且配有相應的開發(fā)環(huán)境與系統集成的IP核。但每個器件廠商的SOPC系統只適用于自己開發(fā)的器件，同時需要支付相應的使用費用且沒有源代碼，所以在學習以及普通設計開發(fā)驗證中使用起來會有諸多的不便。

本文采用OpenCores組織所發(fā)布的32位微處理器AEMB作為SoC系統的控制中心，通過Wishbone總線互聯規(guī)范將OpenCores組織發(fā)布維護的相關IP核集成在目標SoC系統上，構成了最終的SoC驗證平臺。

1 AEMB及Wishbone總線介紹

AEMB是一款高效的開源微處理器軟核，在指令上與Xilinx公司針對其器件開發(fā)的Microblaze微處理器兼容，而且在結構上還有所增強。它主要有以下特點：

①軟核設計得非常小，相對于其他的一些微處理器軟核，在物理實現上占用較少的硬件邏輯資源;

②支持硬件上的多線程，可以有效地執(zhí)行操作系統相關的代碼;

③AEMB是在LGPL3下開發(fā)的，所以它完全可以作為一個部分嵌入到一個大的設計中，同時非常適合一些科研院所以及高?；蛘邆€人用來學習;

④支持Wishbone總線規(guī)范，可以非常容易地集成其他的一些支持Wishbone總線規(guī)范的開源IP核;

⑤完全通過一些參數來定義系統的可配置功能，如系統的地址空間和一些其他可選的功能單元;

⑥在指令上99%與EDK6.2兼容，可以方便地使用已經非常成熟的開發(fā)工具鏈。

Wishbone總線規(guī)范是一種片上系統IP核互連體系結構。它定義了一種IP核之間公共的邏輯接口，減輕了系統組件集成的難度，提高了系統組件的可重用性、可靠性和可移植性，加快了產品市場化的速度。Wishbone總線規(guī)范可用于軟核、固核和硬核，對開發(fā)工具和目標硬件沒有特殊要求，并且?guī)缀跫嫒菽壳按嬖诘乃芯C合工具，可以用多種硬件描述語言來實現。Wishbone總線提供了4種不同的IP核互連方式：

◆點到點(point-to-point)，用于兩IP核直接互連;

◆數據流(data flow)，用于多個串行IP核之間的數據并發(fā)傳輸;

◆共享總線(shared bus)，多個IP核共享一條總線;

◆交叉開關(crossbar switch)，同時連接多個主從部件，可提高系統吞吐量。

2 SoC系統驗證平臺總體框架

SoC系統中主要包含的IP模塊有：32位開源微處理器軟核AEMB、中斷控制器、時鐘定時器、Wishbone總線、片上RAM控制器、SDRAM控制器、SSRAM控制器、Flash控制器、UART16550控制器、GPIO控制器。整個SoC系統的總體結構如圖1所示。

 

 

圖1 SoC系統總體結構

為了方便后續(xù)開發(fā)與應用，本SoC系統中的Wishbone總線仲裁采用了開源的IP軟核wb_conmax。其為8×16的結構，即在該Wishbone總線模塊中可以使用8個主設備與16個從設備。本系統中使用了8個從設備接口和2個主設備接口。AEMB軟核中沒有提供時鐘定時器與中斷控制器，為了正常使用該軟核，本系統中加入了中斷控制器和時鐘定時器，這兩個控制器是作為從設備添加進來的。針對一些對存儲空間需求很少的應用，系統將片上RAM作為主存儲器。然而，FPGA片上存儲器的空間是非常有限的，為了能夠運行需要大量存儲空間的操作系統，以及讓系統正常上電啟動，就需要外部存儲器作為系統的主存儲器。所以，系統中還添加了SDRAM、SSRAM控制器及Flash存儲器。UART16550控制器和GPIO控制器作為2個從設備連接在系統中。

3 SoC系統驗證平臺具體構建

3.1 AEMB版本的選擇與配置

AEMB軟核采用最新的EDK62版本。本設計的目的在于整個SoC系統驗證平臺的構建，對微處理器性能及整個SoC系統的具體應用性能沒有要求。為了簡化設計，將AEMB軟核中可配置的一些優(yōu)化選項全部禁掉。這樣不僅省去了對FPGA硬件邏輯資源的占用，而且也避免了因一些具體細節(jié)使用不當而帶來的諸多問題。

3.2 片上RAM的生成

為了減少對FPGA邏輯資源的占用，同時又能夠滿足最基本的啟動代碼的存放與運行，將片內存儲器的大小設為4 KB。使用Altera公司的FPGA開發(fā)環(huán)境QuartusII 9.0中的MegaWizard Plug-In Manager工具，來生成設定大小為4 KB的片上RAM。EDA開發(fā)工具生成的片上存儲文件僅是具有相關存儲器地址、數據及讀寫控制信號的一個HDL描述文件。為了能夠在本SoC系統中使用，需要將其包裝成符合Wishbone總線接口的一個從設備，以掛接在系統的Wishbone總線上。

3.3 片外存儲控制器的配置

在該SoC系統上，片外存儲控制器主要有SDRAM、Flash、SSRAM控制器。根據臺灣友晶公司的DE2-70開發(fā)板上實際存儲芯片的需要，對控制器的數據總線寬度與地址總線寬度作相應的修改與定制。一般情況下，SDRAM作為系統的主存儲器，Flash用來存儲系統的一些固化程序。在對一些實時系統進行時間參數測量的過程中，為了減小程序運行空間中時序的不穩(wěn)定性影響，一般情況下測試程序都是在SSRAM器件中運行的。

作為存儲器件的物理芯片，數據總線的端口基本上都是雙向的，而在片內系統中數據端口基本上都是單向的。這些片外存儲控制器在進行物理板級的連接時需要對相應的數據端口作處理。以Flash控制器為例，數據總線的雙向I/O口具體實現RTL代碼如下：

 

 

其他的存儲器(如SDRAM、SSRAM)的數據總線雙向I/O的實現，也都是采用這種方法來完成的。

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3.4 中斷控制器與時鐘定時器的配置

中斷控制器主要用于接收外部中斷源的中斷請求，并對中斷請求進行處理后再向CPU發(fā)出中斷請求，等待CPU響應中斷并進行處理。在CPU響應中斷的過程中，中斷控制器仍然負責管理外部中斷源的中斷請求，從而實現中斷的嵌套與禁止。在本設計中，中斷控制器的邏輯結構如圖2所示。所采用的中斷控制器主要負責接收片內IP核及片外器件所發(fā)出的中斷請求，然后根據一定的優(yōu)先級與規(guī)則將中斷發(fā)送給微處理器。微處理器可以通過設置與讀取相應的中斷寄存器來管理查看中斷優(yōu)先級與中斷狀態(tài)。

 

 

圖2 終端控制器邏輯結構

時鐘定時器主要是作為操作系統的時鐘滴答定時器，本質上就是一個簡單的計數器。在每個系統時鐘來到時計數器會自動加1，當計數器的值達到設定數值時便產生1次時鐘中斷。PTC是OpenCores組織發(fā)布的一個支持Wishbone總線接口的脈沖定時計數器。其不僅可以作為時鐘定時器，還可以通過配置寄存器的設置產生PWM脈沖輸出。本SoC系統中主要是使用PTC的定時器功能。

3.5 地址空間的分配

根據DE2-70開發(fā)板上各器件的特點與AEMB微處理器的中斷例外向量表及wb_conmax的邏輯實現，系統地址空間分配結果為：

 

 

4 SoC系統的FPGA綜合實現

針對DE2-70開發(fā)板在進行SoC系統的FPGA綜合時選用CycloneII系列器件EP2C70F896C6。系統時鐘頻率預設為50 MHz，不加額外約束條件下進行綜合，綜合后的邏輯資源占用報告如圖3所示。

 

 

圖3 SOC系統FPGA綜合后邏輯資源使用情況

通過時序分析報告可知，該SoC系統在滿足時序的前提下，系統實際運行頻率可達到65.31 MHz。

5 SoC系統驗證平臺軟件支持

考慮到SoC驗證平臺所包含的硬件部件與該平臺的具體應用，系統軟件主要構成如圖4所示。Mini Bootloader負責應用程序從Flash器件向程序運行空間的加載。在DE2-70開發(fā)板上，借助于NiosII開發(fā)工具與開發(fā)板自帶的基于NiosII的SOPC硬件系統，燒寫Flash很方便。系統啟動時可以從Flash開始啟動，完成應用程序的拷貝后再跳轉到主程序運行的存儲器空間。在本系統中，為了使編程更加方便，將拷貝程序放在片上RAM中存儲。系統從片上RAM開始啟動，完成應用程從Flash到SDRAM的拷貝之后，跳轉到SDRAM開始執(zhí)行應用程序。

 

 

圖4 SoC系統軟件支持

AEMB微處理器在指令上與MicroBlaze達到99%的兼容，而后者的應用程序及操作系統的開發(fā)已經有非常成熟的范例。操作系統的移植主要是完成對硬件地址空間的修改與操作系統一些底層初始化代碼的編寫。最終在該SoC系統驗證平臺上完成了μC/OS-II的移植工作。

結 語

本文基于32位微處理器AEMB設計了一款SoC系統驗證平臺，給出了SoC系統經過FPGA綜合后的邏輯資源占用情況，以及系統能夠運行的最高時鐘頻率。該平臺已在臺灣友晶公司的DE2-70開發(fā)板上完成了FPGA驗證。