由于DSP能夠迅速測量、過濾或壓縮實時模擬信號，因此DSP在電子系統(tǒng)設計中非常重要。這樣，DSP有助于實現(xiàn)數(shù)字世界與真實(模擬)世界的通信。但是隨著電子系統(tǒng)變得越來越精細，需要處理多個模擬信號源，工程師們不得不作出艱難的決策。是使用多個DSP并使其功能與系統(tǒng)的其余部分同步，還是使用一個能夠?qū)崿F(xiàn)多個功能的帶精細軟件的高性能DSP更具優(yōu)勢？

由于現(xiàn)在的系統(tǒng)很復雜，在許多情況下，單DSP的實現(xiàn)方案的往往沒有足夠的處理能力。同時，系統(tǒng)架構(gòu)也不能滿足多芯片系統(tǒng)的成本、復雜性和功耗要求。

FPGA現(xiàn)已成為需要高性能DSP功能的系統(tǒng)的絕佳選擇。事實上，與獨立的數(shù)字信號處理器相比，F(xiàn)PGA技術(shù)一般可以為DSP難題提供更加簡單的解決方案。要了解其中的原因，需要回顧一下DSP的起源和發(fā)展過程。

專用微處理器

在過去的二十多年里，傳統(tǒng)的DSP架構(gòu)一直在竭力跟上日益增長的性能要求的步伐。隨著視頻系統(tǒng)大踏步地邁進高清和3D時代，并且通信系統(tǒng)為實現(xiàn)更高帶寬已經(jīng)將現(xiàn)有技術(shù)發(fā)揮到極致，設計師們需要可替代的實現(xiàn)策略。用于實現(xiàn)數(shù)字信號處理算法的硬件不外乎以下三種基本器件之一：微處理器、邏輯電路和存儲器。有些設計可能還需要額外硬件來實現(xiàn)模數(shù)轉(zhuǎn)換(A/D)、數(shù)模轉(zhuǎn)換(D/A)以及高速數(shù)字接口。

傳統(tǒng)的數(shù)字信號處理器是設計用于實現(xiàn)專門目的的微處理器。這類處理器非常適合用于處理算法密集型任務，但是性能卻受到時鐘速率及其內(nèi)部設計順序性的限制。這限制了它們對輸入數(shù)據(jù)采樣每秒最多執(zhí)行的運算次數(shù)。一般來講，每執(zhí)行一次算術(shù)邏輯單元(ALU)運算需要三或四個時鐘周期。多核架構(gòu)可以提高性能，但是提升幅度有限。因此，采用傳統(tǒng)信號處理器的設計必須重復利用架構(gòu)單元來實現(xiàn)算法。對于每次執(zhí)行的加、減、乘或其他任何基本運算，不論是內(nèi)部還是外部反饋，每次執(zhí)行都必須循環(huán)通過ALU。

遺憾的是，在處理當今眾多的高性能應用時，典型的DSP難以滿足系統(tǒng)要求。過去已經(jīng)提出過多種解決方案，包括在一個器件中使用多個ALU或者在一塊板上使用多個DSP器件；不過這類方案往往會大大增加成本，并且只會將問題轉(zhuǎn)移到另外一個領(lǐng)域。比如，用多個器件提高性能遵循指數(shù)曲線。要使性能提高一倍，需要用兩個器件，若要再提高一倍，則需要用四個器件，依此類推。此外，程序員關(guān)注的重點往往會從信號處理功能轉(zhuǎn)移到多個處理器和內(nèi)核之間的任務調(diào)度上。這會產(chǎn)生大量的附加代碼，而且這些代碼會成為系統(tǒng)開銷，而不是用于解決眼前的數(shù)字信號處理問題。

FPGA 技術(shù)的引進為解決DSP方案與日俱增的復雜性帶來了福音。FPGA最初開發(fā)的目的是為了整合和集中分立的存儲器和邏輯電路，以實現(xiàn)更高的集成度、更出色的性能和更高的靈活性。FPGA技術(shù)現(xiàn)已成為目前使用的幾乎所有高性能系統(tǒng)的一個重要組成部分。相比傳統(tǒng)DSP，F(xiàn)PGA是由可配置邏輯陣列(CLB)、存儲器、DSP邏輯片(Slice)和一些其他元件組成的統(tǒng)一陣列構(gòu)成的巨大并行結(jié)構(gòu)。它們可以使用VHDL和Verilog等高級描述語言進行編程，或者在框圖中使用系統(tǒng)生成器進行編程。FPGA還提供許多專用功能和IP核，用來以高度優(yōu)化的方式直接完成實現(xiàn)方案。

FPGA內(nèi)的數(shù)字信號處理器的主要優(yōu)勢是能夠定制滿足系統(tǒng)要求的方案。這意味著在多通道或高速系統(tǒng)中，用戶可以充分利用器件內(nèi)部的并行性，從而最大限度地提高性能，而對于低速系統(tǒng)，則可以更多地采用串行方式完成設計。因此，設計人員可以定制滿足算法和系統(tǒng)要求的方案，而不是取期望的理想設計的折衷方案來迎合純順序器件的諸多局限。另外，超高速I/O通過最大限度地提高從捕捉經(jīng)處理鏈再到最終輸出的數(shù)據(jù)流，可進一步降低成本并減少瓶頸問題。

下面以一個同時使用傳統(tǒng)DSP架構(gòu)和FPGA架構(gòu)的FIR濾波器實現(xiàn)方案為例，來說明每種解決方案的優(yōu)劣。

數(shù)字FIR濾波器實例

有限脈沖響應(FIR)濾波器是一種使用最廣的數(shù)字信號處理元件。設計人員使用濾波器來改變數(shù)字信號的幅度或頻譜，通常用于隔離或突出樣本數(shù)據(jù)頻譜中的特定區(qū)域。從這個角度來講，可以把濾波器視為信號的預處理方式。在典型的濾波器應用中，輸入數(shù)據(jù)樣本通過小心同步的數(shù)學運算與濾波器系數(shù)相結(jié)合(這取決于濾波器的類型和實現(xiàn)策略)，隨后數(shù)據(jù)樣本進入下一個處理階段。如果數(shù)據(jù)源和目的地都是模擬信號，則數(shù)據(jù)樣本必須首先通過A/D轉(zhuǎn)換器，而結(jié)果則必須饋送給D/A轉(zhuǎn)換器。

最簡單的FIR濾波器是通過用一系列的延遲元件、乘法器和加法器樹或加法器鏈來實現(xiàn)的。

下面的等式是單通道FIR濾波器的數(shù)學表達式：

公式1

該等式中的各項分別表示輸入樣本、輸出樣本和系數(shù)。假設S為連續(xù)的輸入樣本流，Y為經(jīng)濾波后產(chǎn)生的輸出樣本流，那么n和k則對應特定的瞬時時間。這樣，若要計算時間n時的輸出樣本Y(n)，則需要一組在N個不同時間點的樣本，即：S(n)、S(n-1)、s(n-2)、…s(n-N+1)。將這組N個輸入樣本乘以N個系數(shù)并求和，便可得出最終結(jié)果Y。

圖2是一個簡單的31抽頭FIR濾波器(長度N=31)的框圖。

圖1：傳統(tǒng)的DSP架構(gòu)

圖2：長度為31抽頭的FIR濾波器

在選擇濾波器的理想長度和系數(shù)值時，有多種設計工具可供使用。其目的是通過選擇適當?shù)膮?shù)來實現(xiàn)所需的濾波器性能。參數(shù)選擇最常用的設計工具是MATLAB。一旦選定了濾波器參數(shù)，就可以用數(shù)學等式實現(xiàn)。

實現(xiàn)FIR濾波器的基本步驟包括：

1. 對輸入數(shù)據(jù)流采樣；
2. 在緩沖區(qū)組織輸入樣本，以便讓每個捕捉到的樣本與每項濾波器系數(shù)相乘；
3. 讓每個數(shù)據(jù)樣本與每項系數(shù)相乘，并累加結(jié)果；
4. 輸出濾波結(jié)果。

使用“相乘累加法”在處理器上實現(xiàn)FIR濾波器的典型C語言程序，如下列代碼所示。

 

圖3所示的實現(xiàn)方案被稱為相乘累加或MAC型實現(xiàn)方案。這基本上就是用傳統(tǒng)的DSP處理器實現(xiàn)濾波器的方法。采用內(nèi)核時鐘速率為1.2GHz的典型DSP處理器并以這種方式實現(xiàn)的31抽頭FIR濾波器的最高性能約為9.68MHz，或最大的輸入數(shù)據(jù)率為968MS/s。[!--empirenews.page--]

圖3：傳統(tǒng)DSP中的MAC實現(xiàn)方案

而FPGA提供了許多不同的實現(xiàn)和優(yōu)化選擇。如果需要高資源效率的實現(xiàn)，MAC引擎法則相當不錯。還是以31抽頭濾波器為例來說明濾波器規(guī)范對所需邏輯資源的影響，這種實現(xiàn)方案的框圖如圖4所示。

圖4：FPGA中的MAC引擎FIR濾波器

這種設計需要存儲器存儲數(shù)據(jù)和系數(shù)，可以混合采用FPGA內(nèi)部的RAM和ROM。RAM用于存儲數(shù)據(jù)樣本，故而采用循環(huán)的RAM緩沖器實現(xiàn)。字的數(shù)量與濾波器抽頭數(shù)相等，位寬按樣本大小設置。ROM用于存儲系數(shù)。在最差情況下，字的數(shù)量與濾波器抽頭的數(shù)量相等，但如果存在對稱，則可以減少字的數(shù)量。位寬必須足以支持最大的系數(shù)。因為數(shù)據(jù)樣本和系數(shù)數(shù)據(jù)都隨每個周期改變，所以需要全乘法器。累加器負責將產(chǎn)生的結(jié)果累加起來。因為隨著濾波器采集數(shù)據(jù)，累加器的輸出會隨每個時鐘周期改變，所以需要捕捉寄存器。當全套N個樣本完成累加后，輸出寄存器負責捕捉最終結(jié)果。

如果采用MAC模式，DSP48則非常適合，因為DSP48Slice內(nèi)含輸入寄存器、輸出寄存器和加法器單元。實現(xiàn)31抽頭MAC引擎需要的資源包括一個DSP48、一個18kb塊RAM和9個邏輯片。另外，還需要一些邏輯片用于采樣、系數(shù)地址生成和控制。如果FPGA內(nèi)置有600MHz的時鐘，則在一個-3速度等級的Xilinx7系列器件中，該濾波器能夠以19.35MHz或1,935MSps的輸入采樣速率運行。

如果系統(tǒng)規(guī)范需要更高性能的FIR濾波器，則可采用并行結(jié)構(gòu)來實現(xiàn)。圖5顯示了直接I型實現(xiàn)方案的框圖。

圖5：FPGA中的直接I型濾波器

直接I型濾波器結(jié)構(gòu)能夠在FPGA中實現(xiàn)最高性能。這種結(jié)構(gòu)(通常也被稱作脈動FIR濾波器)采用流水線和加法器鏈，使DSP48 Slice發(fā)揮出最高性能。輸入饋送到用作數(shù)據(jù)樣本緩沖器的級聯(lián)寄存器；每個寄存器向DSP48提供一個樣本，然后乘以對應的系數(shù)；加法器鏈存儲部分乘積，然后依次相加，從而得到最終結(jié)果。

這種設計無需外部邏輯電路支持濾波器，并且該結(jié)構(gòu)可擴展用于支持任意數(shù)量的系數(shù)。因為沒有高扇出的輸入信號，所以這種結(jié)構(gòu)能夠?qū)崿F(xiàn)最高性能。實現(xiàn)31抽頭FIR濾波器僅需要31個DSP48邏輯片。如果FPGA內(nèi)置有600MHz的時鐘，則在一個-3速度等級的Xilinx7系列器件中，該濾波器能夠以600MHz或600MSps的輸入采樣速率運行。

從這個實例可以清晰地看出，F(xiàn)PGA不僅在性能上顯著超越了傳統(tǒng)的數(shù)字信號處理器，而且要求的時鐘速率也顯著降低(因此，功耗也顯著降低)。

這個實例只反映了采用PFGA實現(xiàn)FIR濾波器的兩種技術(shù)。為了充分利用數(shù)據(jù)采樣率規(guī)范，可對該器件進行進一步定制，此時，數(shù)據(jù)采樣率可在連續(xù)MAC運算極值和全并行運算極值之間。您還可考慮在包括對稱系數(shù)、插值、抽取、多通道或多速率的資源利用與性能之間進行更多的權(quán)衡取舍。Xilinx CORE Generator?或System Generator(系統(tǒng)發(fā)生器)實用工具可以幫助用戶充分利用這些設計變量和技術(shù)。

在傳統(tǒng)DSP和FPGA之間選擇

傳統(tǒng)的數(shù)字處理器已經(jīng)有多年的應用歷史，當然有為特定問題提供最佳解決方案的實例。如果系統(tǒng)采樣率低于數(shù)kHz且為單通道方案，DSP可能是不二之選。但是，當采樣率增加到數(shù)MHz以上，或者如果系統(tǒng)要求多通道，F(xiàn)PGA就越來越有優(yōu)勢。在高數(shù)據(jù)率條件下，DSP可能只能勉為其難地在不造成任何損耗的情況下采集、處理和輸出數(shù)據(jù)。這是因為在處理器中存在大量的共享資源、總線乃至內(nèi)核。然而，F(xiàn)PGA卻能夠為每項功能提供專門的資源。

DSP是基于指令而非基于時鐘的器件。一般來講，對單個樣本上的任何數(shù)學運算需要三到四條指令。數(shù)據(jù)必須首先經(jīng)輸入端采集，再發(fā)送到處理內(nèi)核，每完成一次運算后再循環(huán)通過內(nèi)核，然后發(fā)送到輸出端。相比之下，F(xiàn)PGA基于時鐘，所以每個時鐘周期都有可能在輸入數(shù)據(jù)流上進行一次數(shù)學運算。

由于DSP的運算以指令或代碼為基礎，編程機制為標準C語言，或者在需要更高性能的情況下，采用低級匯編語言。這種代碼可能包含高級的決策樹或者轉(zhuǎn)移操作，而難以在FPGA中實現(xiàn)。例如，存在大量的用于執(zhí)行如音頻和電話編解碼器之類的預定義功能或標準的遺留代碼。

FPGA廠商和第三方合作伙伴已經(jīng)意識到將FPGA用于高性能DSP系統(tǒng)的優(yōu)勢，并且如今已有許多IP核廣泛應用于視頻、圖像處理、通信、汽車、醫(yī)療和軍用等大部分垂直應用市場。與將高級系統(tǒng)框圖映射成為C語言代碼的DSP設計相比，將高級系統(tǒng)框圖分解為FPGA模塊和IP核會更加簡便易行。

從DSP轉(zhuǎn)向FPGA

研究一些主要標準將有利于在傳統(tǒng)DSP和FPGA之間作出選擇(請參見表1)。

表1: 傳統(tǒng)DSP和FPGA之間的比較

軟件編程人員的數(shù)量遠遠超過硬件設計人員的數(shù)量，這已是不爭的事實。DSP編程人員的數(shù)量與FPGA設計人員的數(shù)量之間的關(guān)系也是如此。不過，讓系統(tǒng)架構(gòu)師或者DSP設計人員轉(zhuǎn)為使用FPGA的難度，并不像讓軟件編程人員轉(zhuǎn)為從事硬件設計那么大。有大量的資源可以大大簡化DSP算法開發(fā)和FPGA設計工作的學習過程。

主要的障礙是從基于樣本和事件的方法轉(zhuǎn)向基于時鐘的問題描述和解決方案。如果能夠在設計流程的系統(tǒng)架構(gòu)和定義階段就能夠完成，對這種轉(zhuǎn)換的理解和應用就會簡單得多。由不同的工程師和數(shù)學專家來定義系統(tǒng)架構(gòu)(DSP算法和FPGA設計在某種程度上相互孤立)是很尋常的事情。當然，如果每個成員對其他小組成員面臨的難題有一定程度認識的話，這個過程會順利得多。要掌握FPGA方案，架構(gòu)師不需要精通FPGA設計。只需對器件、資源和工具有基本的了解就夠了。