摘要：介紹了一種頻率合成技術(shù)的設(shè)計(jì)與實(shí)現(xiàn)，基于DDS與PLL的技術(shù)產(chǎn)生高頻信號(hào)頻率。該頻率合成器由高性能DDS芯片AD9852與鎖相環(huán)芯片ADF4360-7構(gòu)成。該方案控制簡(jiǎn)單、編程靈活、可靠性高，且產(chǎn)生的信號(hào)具有輸出頻率高、分辨率高、頻譜純等優(yōu)點(diǎn)。
關(guān)鍵詞：DDS；鎖相環(huán)；FPGA

0 引言
    頻率合成技術(shù)是近代電子系統(tǒng)和裝備的重要組成部分，在無(wú)線電技術(shù)和電子系統(tǒng)的各個(gè)領(lǐng)域均得到了廣泛的應(yīng)用。頻率合成即把若干個(gè)穩(wěn)定的標(biāo)準(zhǔn)頻率經(jīng)過(guò)“加、減、乘、除”四則運(yùn)算，產(chǎn)生一系列新的具有同樣穩(wěn)定度和準(zhǔn)確度的頻率的過(guò)程。目前的頻率合成的基本方法包括：直接頻率合成(DS)、間接頻率合成(IS)以及直接數(shù)字頻率合成技術(shù)(DDS)。直接數(shù)字頻率合成是將數(shù)字處理的技術(shù)與方法引入信號(hào)合成領(lǐng)域的一項(xiàng)新技術(shù)，它從相位的概念出發(fā)進(jìn)行頻率合成，通過(guò)DSP或FPCA對(duì)DDS輸出波形的頻率、幅度、相位實(shí)行精確的控制。本文采用DDS與PLL相結(jié)合的方式，并在FPGA的控制下，產(chǎn)生高頻率、高分辨率以及短頻率轉(zhuǎn)換時(shí)間的信號(hào)波形。

1 方案擬定
1．1 DDS基本原理
    典型的DDS由四部分構(gòu)成，分別為：N位相位累加器、波形存儲(chǔ)器、數(shù)／模轉(zhuǎn)換器和低通濾波器。其原理為：由一個(gè)高穩(wěn)定的晶體振蕩器提供參考時(shí)鐘頻率，用于DDS中各部分同步工作。將頻率控制字K送入相位累加器的輸入端，相位累加器在參考時(shí)鐘的作用下，按照頻率控制字K對(duì)頻率進(jìn)行線性相位取樣；對(duì)波形存儲(chǔ)器尋址，使相位碼轉(zhuǎn)換為相應(yīng)的波形幅度碼；再經(jīng)過(guò)數(shù)模轉(zhuǎn)換器得到模擬的階梯波；最后經(jīng)低通濾波器得到所需頻率的波形。
    設(shè)fc為參考時(shí)鐘頻率，頻率控制字為K，N是相位累加器的字長(zhǎng)，則
   
   
1．2 DDS+PLL技術(shù)的優(yōu)勢(shì)
    DDS具有極高的頻率分辨率、近似實(shí)時(shí)的頻率轉(zhuǎn)換時(shí)間、任意波形的輸出和便于程控等特點(diǎn)，但其合成頻率較低，則限制了它的應(yīng)用范圍。而PLL具有的頻帶寬、工作頻率高、頻譜純等優(yōu)點(diǎn)正好可以彌補(bǔ)DDS的不足之處。兩者的結(jié)合，不僅簡(jiǎn)化了電路、減少了硬件的使用量，同時(shí)還降低了功耗。
    DDS的輸出信號(hào)作為PLL的參考頻率源，使得輸出具有較高的頻率分辨率，同時(shí)PLL作為一個(gè)可編程的倍頻器，可將DDS產(chǎn)生的頻率倍頻到所需要的頻率范圍。當(dāng)鎖相環(huán)鎖定的時(shí)候，頻率合成器的輸出頻率為：
   
    其中fc為DDS的時(shí)鐘頻率，K為DDS的頻率控制字，N為DDS的相位累加器字長(zhǎng)。
    通過(guò)(5)式可知，基于DDS與PLL技術(shù)的頻率合成器中，DDS可以輸出一個(gè)低頻信號(hào)，通過(guò)PLL的倍頻合成后達(dá)到高頻信號(hào)的輸出范圍，與此同時(shí)系統(tǒng)輸出的信號(hào)也能有較高的頻率分辨率。

2 頻率合成器實(shí)現(xiàn)
2．1 方案設(shè)計(jì)
    本設(shè)計(jì)采用DDS激勵(lì)PLL的方式實(shí)現(xiàn)頻率從低頻倍頻至高頻。其中，DDS芯片選取AD公司生產(chǎn)的AD9852，PLL芯片選取AD公司生產(chǎn)的ADF43 60-7芯片。外部通過(guò)FPGA對(duì)DDS實(shí)現(xiàn)控制工作，其無(wú)限次反復(fù)編程的功能保證了DDS波形產(chǎn)生的持續(xù)時(shí)間大于鎖相環(huán)的捕捉時(shí)間，從而產(chǎn)生
所需的輸出頻率。
    AD9852的DDS系統(tǒng)有雙48 bit可編程頻率寄存器，在數(shù)據(jù)進(jìn)入正弦查表之前截?cái)?，只?duì)高17位進(jìn)行正弦查表，最后再由內(nèi)部集成的12 bit DAC產(chǎn)生模擬信號(hào)輸出。它的內(nèi)核部分最高可以工作在300 MHz，時(shí)鐘信號(hào)可直接或者間接通過(guò)可編程時(shí)鐘乘法器(4×—20×)輸入內(nèi)核，通過(guò)間接的方式降低外部時(shí)鐘的頻率，而內(nèi)核的時(shí)鐘頻率保持不變。本設(shè)計(jì)基于間接時(shí)鐘輸入的方式，以30 MHz外部有源晶體振蕩器提供穩(wěn)定的時(shí)鐘頻率輸入，通過(guò)內(nèi)部可編程時(shí)鐘乘法器進(jìn)行4倍頻，保證了工作頻率為120 MHz。
    鎖相環(huán)輸出部分采用的是ADF4360-7芯片，其輸出頻率從350 MH～1 800 MHz，且內(nèi)部集成VCO，可由外部電感值的改變選擇不同的工作頻段。主要由低噪聲數(shù)字鑒相器、可編程分頻器R(14 bit)、可編程A(5 bit)、B(13 bit)寄存器和一個(gè)雙模分頻器(P／P+1分別為8／9，16／17)構(gòu)成。其合成的分頻比滿足：N=B×P+A，其中，B≥A且N≥(P2-P)。[!--empirenews.page--]
2．2 方案實(shí)施
    本設(shè)計(jì)中AD9852采用串行數(shù)據(jù)輸入模式，在該模式下需要對(duì)芯片CS、IO RESET、SDO、SDIO、OSK、I／O UD CLK以及SCLK進(jìn)行控制信號(hào)輸入設(shè)置。AD9852工作電壓為3．3 V，通過(guò)將5 V穩(wěn)壓源的輸入電壓轉(zhuǎn)為3．3 V控制電壓，以保證芯片的正常工作，從而防止過(guò)高的控制信號(hào)輸入燒壞DDS芯片。
    按照串行控制方式將FPGA與DDS外圍電路布置完整，然后通過(guò)FPGA進(jìn)行DDS芯片的初始化。初始化過(guò)程中的關(guān)鍵在于，一是對(duì)地址與數(shù)據(jù)的寄存器進(jìn)行設(shè)置，寫(xiě)入各寄存器工作方式所需的控制碼；二是初始化串行模式；三是通過(guò)串行模式，將FPGA產(chǎn)生的控制碼寫(xiě)入到DDS相應(yīng)的控制寄存器中。
    在寫(xiě)地址與數(shù)據(jù)的寄存器中，主要需要寫(xiě)入的寄存器為frequency tuning word、Delta frequency reaster、update clockrate regis-ter、Ramp rate clock reaster、control register這五個(gè)寄存器。其中頻率控制字K可按照公式(6)進(jìn)行計(jì)算。
   
    設(shè)計(jì)中所需產(chǎn)生輸出頻率為10 MHz，其中N=48，fc=180 MHz，通過(guò)公式計(jì)算出K=15637498706140轉(zhuǎn)換為十六進(jìn)制為E38E38E38DC，所以對(duì)AD9852的頻率控制字寄存器的賦值可表示為data_o<=48’hOE38E38E38DC。
    在DDS芯片寫(xiě)數(shù)據(jù)的過(guò)程中，首先，向dds_mareset輸入正脈沖信號(hào)將DDS復(fù)位，然后地址位和數(shù)據(jù)位分別寫(xiě)入DDS相對(duì)應(yīng)的管腳。在dds_ cs下降沿的觸發(fā)下，dds_sdio寫(xiě)入可持續(xù)八個(gè)dds_sclk周期s_wr_inst，該instruction byte決定了接下來(lái)的對(duì)傳輸數(shù)據(jù)讀操作或者寫(xiě)操作。經(jīng)過(guò)多次寫(xiě)脈沖操作之后，控制寄存器與頻率控制字均寫(xiě)入DDS芯片中，在dds_ioreset的上升沿作用下輸出所需頻率。如圖1、圖2所示。

    ADF4360-7采用3線串行接口，其數(shù)字部分包括24位移位寄存器、14位R計(jì)數(shù)器以及由5位A計(jì)數(shù)器和13位B計(jì)數(shù)器構(gòu)成的18位N計(jì)數(shù)器。數(shù)據(jù)在每個(gè)時(shí)鐘上升沿的作用下移入24位移位寄存器中，并在LE上升沿的觸發(fā)下，從移位寄存器傳輸至鎖存器中。該鎖存器狀態(tài)由C2和C1兩個(gè)控制位決定，如表1所示。

[!--empirenews.page--]
    本設(shè)計(jì)中，AD9852采用SINGLE TONE模式，為ADF4360-7提供穩(wěn)定的10 MHz頻率作為其參考信號(hào)源。ADF4360-7采用的分頻比尺為10，VCO輸出頻率可通過(guò)公式(7)計(jì)算得出：
   
    其中，P為前置預(yù)置分頻比，本設(shè)計(jì)中取P值為8。
2．3 測(cè)試結(jié)果
    根據(jù)上文中對(duì)各參考部分的設(shè)計(jì)，通過(guò)使用示波器對(duì)各頻率點(diǎn)分別進(jìn)行測(cè)試。其中，經(jīng)R分頻后得到1 MHz的鑒相頻率，N計(jì)數(shù)器可用公式N=B×P+A進(jìn)行計(jì)算，即設(shè)計(jì)寄存器A、B的參數(shù)，就可改變N的取值。
    在測(cè)試的過(guò)程中，首先測(cè)試AD9852當(dāng)前所產(chǎn)生的頻率，該頻率作為鎖相環(huán)的信號(hào)源，提供的是穩(wěn)定的10 MHz信號(hào)，測(cè)試結(jié)果如圖3所示。理論輸出值為10 MHz，實(shí)際的輸出值為10．46 MHz，考慮到測(cè)量誤差等因素，該輸出頻率符合設(shè)計(jì)的要求。

    DDS的輸出頻率經(jīng)鎖相環(huán)倍頻后，從低頻信號(hào)倍頻至高頻信號(hào)，通過(guò)對(duì)750 MHz、800 MHz、850 MHz、960 MHz幾個(gè)頻率點(diǎn)分別進(jìn)行測(cè)試。測(cè)試結(jié)果如圖4、圖5、圖6、圖7所示。測(cè)試結(jié)果均是以850 MHz做為中心頻率，每格為100 MHz作為標(biāo)準(zhǔn)，其測(cè)試結(jié)果分別為752．83MHz，798．85 MHz，851．84 MHz，960．25 MHz，均在允許的誤差范圍內(nèi)。

3 結(jié)束語(yǔ)
    本文提出以DDS產(chǎn)生的低頻點(diǎn)信號(hào)做為鎖相環(huán)的參考頻率源，從而通過(guò)倍頻產(chǎn)生高頻頻率的輸出的方案。在設(shè)計(jì)中，ADF4360-7芯片內(nèi)部集成了VCO，節(jié)約了設(shè)計(jì)成本，且為超寬帶雷達(dá)信號(hào)的產(chǎn)生奠定了基礎(chǔ)。本設(shè)計(jì)方案基本得到了較好的測(cè)試結(jié)果，整個(gè)系統(tǒng)工作穩(wěn)定，性能優(yōu)良。