1引言

在傳統(tǒng)的計(jì)算機(jī)系統(tǒng)上常采用串口（如RS232）和并口連接外圍設(shè)備，但串口和并口都存在著通信速度慢，接口獨(dú)占不利于擴(kuò)展等無(wú)法克服的缺點(diǎn)，而通用串行總線（Universal Serial Bus，即USB）因具有傳輸速度快、支持熱插拔、擴(kuò)展方便、抗干擾強(qiáng)、成本低、數(shù)據(jù)傳輸質(zhì)量高、節(jié)省系統(tǒng)資源等優(yōu)點(diǎn)而得到了廣泛的應(yīng)用，當(dāng)前它已成為計(jì)算機(jī)最常用的接口之一。

現(xiàn)在USB控制器主要有兩種：帶USB接口的單片機(jī)（MCU）和純粹的USB接口芯片。純粹的USB接口芯片僅處理USB通信，必須有個(gè)外部微處理器來(lái)進(jìn)行協(xié)議處理和數(shù)據(jù)交換。典型產(chǎn)品有Philips公司的PDIUSBD11（I2C接口）、PDIUSBD12（并行接口）；NS公司的USBN9603/9*（并行接口）。帶USB接口的單片機(jī)從應(yīng)用上又可以分成兩類(lèi)，一類(lèi)是從底層設(shè)計(jì)專(zhuān)用于USB控制的單片機(jī)；另一類(lèi)是增加了USB接口的普通單片機(jī)，如Cypress公司的EZ—USB（基于8051），選擇這類(lèi)USB控制器的最大好處在于開(kāi)發(fā)者對(duì)系統(tǒng)結(jié)構(gòu)和指令集非常熟悉，開(kāi)發(fā)工具簡(jiǎn)單，但價(jià)格比較高，不利于產(chǎn)品升級(jí)和改型。

然而，國(guó)內(nèi)產(chǎn)品中所用到的USB芯片都依賴(lài)進(jìn)口，主要由國(guó)外的IC設(shè)計(jì)芯片廠商如Cypress，NEC等一些國(guó)際著名公司提供。鑒于USB芯片有很好的市場(chǎng)前景和利潤(rùn)空間，盡管?chē)?guó)內(nèi)企業(yè)或研究機(jī)構(gòu)目前還只是處于USB芯片應(yīng)用開(kāi)發(fā)的技術(shù)水平，人們還是希望自主開(kāi)發(fā)出有自主知識(shí)產(chǎn)權(quán)的USB芯片。因此，近年來(lái)國(guó)內(nèi)也有許多單位在探索獨(dú)立設(shè)計(jì)USB芯片。

本論文針對(duì)USB1.1協(xié)議規(guī)范，本著自主開(kāi)發(fā)USB控制芯片，把MCU和USB設(shè)備控制器用軟核的形式集成在一塊芯片上，微控制器我們是用14位指令字長(zhǎng)度，且是單字節(jié)指令和單周期指令，其核心指令只有39條，容易掌握和設(shè)計(jì)，而且完全滿足總體設(shè)計(jì)的要求。

2 MCU設(shè)備控制器工作原理及總體設(shè)計(jì)

整個(gè)設(shè)計(jì)的總體結(jié)構(gòu)如圖1所示，差分信號(hào)線D+和D-連接主機(jī)，接收時(shí)主機(jī)發(fā)送的串行數(shù)據(jù)通過(guò)收發(fā)器和USB設(shè)備控制器解碼和校驗(yàn)等處理后存儲(chǔ)到相應(yīng)的RAM中；發(fā)送時(shí)由仲裁模塊控制從RAM或ROM中提取相應(yīng)數(shù)據(jù)經(jīng)過(guò)USB設(shè)備控制器組合和收發(fā)器串行發(fā)送給主機(jī)。MCU主要協(xié)助USB控制器完成設(shè)備和主機(jī)之間的數(shù)據(jù)傳輸。

2.1 MCU的設(shè)計(jì)

MCU主要完成各種中斷處理，而且協(xié)助控制器使主機(jī)檢測(cè)和識(shí)別設(shè)備；設(shè)備剛插上PC時(shí)，MCU通過(guò)讀取ROM中的指令來(lái)初始化專(zhuān)用功能寄存器，使能全局中斷GIE和USB中斷USBint，使控制器能及時(shí)響應(yīng)各種USB中斷；全局中斷允許位GIE置位時(shí)，允許所有中斷；清零時(shí)，禁止所有中斷。當(dāng)一個(gè)中斷被響應(yīng)時(shí)，GIE位被清零以禁止其它中斷，并裝載中斷服務(wù)程序，將中斷返回地址壓入堆棧。引起裝載中斷服務(wù)程序的中斷標(biāo)志位在重新允許GIE之前通過(guò)軟件清零，以避免重復(fù)響應(yīng)中斷。在中斷服務(wù)程序中，通過(guò)檢測(cè)中斷標(biāo)志位可以判斷中斷源，各中斷標(biāo)志位的置位不受GIE的影響；在設(shè)備與主機(jī)通信過(guò)程中，MCU處理setup包、in包、out包、ack、nak、stall包等的中斷處理，我們規(guī)定了USB中斷、定時(shí)器中斷、外部中斷、GPIO中斷的中斷入口地址分別為04H、08H、0CH、10H；MCU同時(shí)還對(duì)各功能寄存器進(jìn)行相應(yīng)的操作，比如寫(xiě)端點(diǎn)0的輸入輸出包允許的最大值，數(shù)據(jù)的觸發(fā)位DSQ（即Data Toggle機(jī)制）等。

2.2 arbRAM、arbROM（仲裁模塊）的設(shè)計(jì)

在設(shè)計(jì)中含有兩種存儲(chǔ)器：程序存儲(chǔ)器（ROM）和數(shù)據(jù)存儲(chǔ)器（SRAM），這兩種存儲(chǔ)器都有自己的總線，在一個(gè)時(shí)鐘周期內(nèi)，可以同時(shí)對(duì)兩種存儲(chǔ)器進(jìn)行訪問(wèn)。USB和MCU都可以訪問(wèn)SRAM和ROM，仲裁模塊就是為兩者同時(shí)訪問(wèn)時(shí)不起沖突而設(shè)置的；USB訪問(wèn)ROM的地址空間100h-fffh（我們把設(shè)備的描述符存放在這里），且USB訪問(wèn)僅取14位寬的低8位數(shù)據(jù)。當(dāng)USB與MCU同時(shí)訪問(wèn)ROM時(shí)，MCU優(yōu)先。USB與MCU共享通用寄存器（SRAM），當(dāng)USB的請(qǐng)求訪問(wèn)存儲(chǔ)器信號(hào)到來(lái)時(shí)，USB訪問(wèn)存儲(chǔ)器的地址信號(hào)的高三位不等于零時(shí)屬于USB訪問(wèn)程序存儲(chǔ)器的地址空間。當(dāng)USB與MCU同時(shí)訪問(wèn)通用寄存器（SRAM）時(shí)，MCU具有優(yōu)先權(quán)。

2.3 USB設(shè)備控制器的設(shè)計(jì)

USB設(shè)備控制器是設(shè)計(jì)的重點(diǎn)部分，是本論文介紹的重點(diǎn)，總體的模塊劃分如圖2所示；

2.3.1收發(fā)器的設(shè)計(jì)

USB收發(fā)器作為USB接口的模擬前端主要把主機(jī)發(fā)送過(guò)來(lái)的模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)VP、VM傳到數(shù)字鎖相環(huán)或把協(xié)議引擎發(fā)送過(guò)來(lái)的VP0、VM0數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)，并完成串并和并串的轉(zhuǎn)換；

收發(fā)器的模型如圖3所示，Dplus為正相USB差分?jǐn)?shù)據(jù)線，Dminu為負(fù)相USB差分?jǐn)?shù)據(jù)線，兩者都是雙向的。OEn為USB發(fā)送使能，為低時(shí)作為發(fā)送功能，單相輸出口被置為高阻，為高時(shí)作為接收功能，單相輸入口被置為高阻。

2.3.2 Dpll（數(shù)字鎖相環(huán)）模塊

數(shù)字鎖相環(huán)實(shí)現(xiàn)時(shí)鐘恢復(fù)、分頻及同步時(shí)鐘；該模塊用外部的6M時(shí)鐘CLK進(jìn)行分頻，產(chǎn)生1.5M的USB系統(tǒng)時(shí)鐘，以及把收發(fā)器產(chǎn)生的差分信號(hào)和并行信號(hào)進(jìn)行鎖相，避免產(chǎn)生亞穩(wěn)態(tài)。

2.3.3 SIE（串行接口引擎）模塊

SIE是USB控制器的主要模塊；實(shí)現(xiàn)協(xié)議層的功能、信息包的解析和組合、同步信號(hào)識(shí)別、位填充和位剝離、NRZI（非歸零反轉(zhuǎn)）的編碼和解碼、同步字段和包結(jié)束碼的檢測(cè)和生成、CRC5、CRC16校驗(yàn)等功能；圖4是設(shè)備接收主機(jī)發(fā)送數(shù)據(jù)時(shí)的狀態(tài)機(jī)。

從圖4可以看出設(shè)備在沒(méi)有數(shù)據(jù)傳輸時(shí)處于空閑態(tài)，低速設(shè)備空閑時(shí)D+、D-處于J態(tài)，當(dāng)有K態(tài)到來(lái)時(shí)進(jìn)入狀態(tài)轉(zhuǎn)換；以KJKJKK為同步位，同步字段里的最后的2位是同步字段結(jié)束的記號(hào)，并且標(biāo)志了包標(biāo)識(shí)符（PID，Packet Identifier）的開(kāi)始。然后根據(jù)不同的PID分別進(jìn)入地址態(tài)或數(shù)據(jù)態(tài)，緊跟在地址態(tài)后面的是端點(diǎn)態(tài)，因?yàn)榈刂泛投它c(diǎn)分別是有7位和4位構(gòu)成共11位，所以只要5位CRC校驗(yàn)就可以了，CRC校驗(yàn)完后就要結(jié)束此次的包傳輸，USB協(xié)議中以2個(gè)SE0態(tài)和一個(gè)J態(tài)來(lái)表示包的結(jié)束。在數(shù)據(jù)態(tài)判斷是否為SE0態(tài)，SE0態(tài)表示8個(gè)字節(jié)的數(shù)據(jù)都發(fā)送完畢，因?yàn)榉荢E0態(tài)即J、K態(tài)都表示工作態(tài)，所以在數(shù)據(jù)態(tài)中如果總線上沒(méi)有SE0到來(lái)就一直接收數(shù)據(jù)。

2.3.4 ENDPCTL（端點(diǎn)控制）模塊

設(shè)計(jì)中用到兩個(gè)端點(diǎn)，端點(diǎn)0和端點(diǎn)1.端點(diǎn)0是半雙工傳輸，主要是在設(shè)備的枚舉過(guò)程中用于控制傳輸，端點(diǎn)1是在枚舉完成后的中斷傳輸中用設(shè)備和主機(jī)之間的數(shù)據(jù)傳輸。由于中斷傳輸主要是通過(guò)端點(diǎn)1輸入，但也有少許輸出（如鍵盤(pán)的LED燈輸出），我們?yōu)榱斯?jié)省資源，所以由端點(diǎn)0完成少許的輸出。

2.3.5 BUFCTL（緩沖器控制）模塊

緩沖器控制模塊是USB和SRAM及ROM的連接橋梁，在主機(jī)要求輸入數(shù)據(jù)的IN token狀態(tài)時(shí)，控制器從SRAM或ROM中取出數(shù)據(jù)送給主機(jī)或主機(jī)輸出數(shù)據(jù)的OUT token狀態(tài)時(shí)，控制器把接收到的數(shù)據(jù)存放在SRAM中，它主要根據(jù)串行接口引擎SIE的接收或發(fā)送準(zhǔn)備信號(hào)來(lái)控制讀寫(xiě)信號(hào)，保證數(shù)據(jù)能正確傳輸。USB與MCU共享通用寄存器區(qū)，usbREQUST為來(lái)自USB的請(qǐng)求訪問(wèn)存儲(chǔ)器信號(hào)，usbADDR為USB訪問(wèn)存儲(chǔ)器的地址信號(hào)，usbADDR［11：8］不等于零時(shí)屬于USB訪問(wèn)程序存儲(chǔ)器的地址空間。當(dāng)USB與MCU同時(shí)訪問(wèn)數(shù)據(jù)存儲(chǔ)器（SRAM）時(shí)，MCU具有優(yōu)先權(quán)。

3系統(tǒng)驗(yàn)證環(huán)境

在完成了Verilog代碼設(shè)計(jì)后，我們進(jìn)行了仿真、綜合驗(yàn)證，前仿用Modelsim、綜合用Synplify Pro、綜合后仿真用Cadence中的NC_Verilog，主要由于NC_Verilog在后仿中的速度要優(yōu)于Modelsim，提高了效率；圖5是用NC_Verilog仿真設(shè)備的枚舉過(guò)程；

任何USB的數(shù)據(jù)傳輸都是建立在成功通過(guò)枚舉的基礎(chǔ)上的，只有正確完成了枚舉，USB主機(jī)和設(shè)備之間的通信才正在建立起來(lái)。所以枚舉是USB通信的最關(guān)鍵的一步。在驗(yàn)證過(guò)程中模擬了PC主機(jī)向設(shè)備發(fā)送各種命令來(lái)完成枚舉。在圖5中pid［3：0］中D、3、9、2、1、B分別表示Setup、DATA0、IN、Ack、Out、DATA1.當(dāng)設(shè)備插上PC時(shí)主機(jī)會(huì)持續(xù)的SE0來(lái)復(fù)位設(shè)備，這時(shí)設(shè)備的地址默認(rèn)為00，然后主機(jī)第一次發(fā)送Setup包來(lái)獲取設(shè)備的前8個(gè)設(shè)備描述符，當(dāng)設(shè)備成功返回?cái)?shù)據(jù)后，主機(jī)第二次發(fā)送Setup包來(lái)給設(shè)備配置地址，從圖中faddr［7：0］可以看出我們給設(shè)備配置的地址為02，在這以后主機(jī)都是通過(guò)這個(gè)地址向設(shè)備獲取全部的18個(gè)設(shè)備描述符和全部的配置描述符集，在取完這些描述符后主機(jī)對(duì)設(shè)備進(jìn)行配置，主機(jī)就識(shí)別出設(shè)備了。

4結(jié)論

本文描述了自主研發(fā)的MCU+USB設(shè)備控制器的設(shè)計(jì)思路。用Verilog語(yǔ)言對(duì)其進(jìn)行了RTL級(jí)描述。用Modelsim進(jìn)行前仿驗(yàn)證，并在Cadence公司的NC_Verilog上通過(guò)了綜合后仿驗(yàn)證。為了進(jìn)一步驗(yàn)證設(shè)計(jì)的正確性，本項(xiàng)目選擇了XILINX公司的Virtex xc2s2006pq208芯片及XC18V02的存儲(chǔ)器，并把上述IP核綜合到此FPGA上加以驗(yàn)證。綜合結(jié)果表明，協(xié)議層模塊占用了1672個(gè)Slice（71%），652個(gè)Slice Registers（13%），2870個(gè)4 input LUTs（61%），51個(gè)bonded IOBs（36%）。使用上華工藝，該芯片已經(jīng)流片返回了，并通過(guò)demo板連接到PC上，PC可以檢測(cè)出為人體輸入學(xué)設(shè)備，說(shuō)明該芯片完全符合制定的設(shè)計(jì)要求。