隨著數字信號處理技術及大規(guī)模集成電路的發(fā)展，機載天線系統(tǒng)中的應答機正由單一功能向多功能方向過渡，總的技術發(fā)展要求設備輕型化、減小體積、減少重量、 降低功耗、進步可靠性。為此，我們探索用數字電路和軟件技術來集成實現其多種功能，從而大大進步機載天線應答機的綜合化能力，具有極為重要的現實意義。本 文將具體介紹這種新型數字化終端的實現方法及關鍵技術。

　　1 終端組成及工作原理

　　數字化終端是機載天線系統(tǒng)中應答機的重要組成部分，他接收視頻信號，經過判定處理后，根據不同的工作狀態(tài)，完成脈沖應答測距和指令數據接收雙重功能。

　　1.1 終端組成

　　終端由同步檢測電路、時間基準提取電路、視頻處理電路、延遲電路、應答脈沖產生器、信號處理及控制電路、靈敏度及功率遠測電路組成。

　　1.2 工作原理

　　終端采用了高速信號處理器(DSP)、現場可編程門陣列(FPGA)及數據存儲器(NVRAM)等芯片實現其功能。其原理框圖如圖1所示。

　　具體實現過程如下：

　　視頻信號通過比較器整形后送人脈沖鑒別電路進行脈沖鑒寬及測距時間基準提取。指令處理過程是將控制設備送人的4位地址與4位密鑰合成8位地址，用 (20，8)線性分組編碼得到20位編鎢信息，此編碼信息存放在固定的內存中。 然后對識別脈沖進行判別，當機載天線的應答機工作在應答方式時，只需對后面的20位地址碼進行采樣、解碼，再與固定內存中的20位地址按位比較，以產生地 址選通脈沖給應答脈沖產生器，該脈沖與控制設備送來的跟蹤狀態(tài)信號一起控制應答脈沖產生器是否轉發(fā)應答延遲脈沖給ASK調制器。

　　當應答機工作在指令傳送方式時，需對后面的155位碼字進行采樣、解碼及RS糾檢錯譯碼，得到70位信息碼，將其前20位地址碼與固定內存中的20 位本地碼進行比較，在地址相同的條件下，對指令代碼進行判別后送控制設備。另一方面，將RS譯碼后得到的信息碼存人數據存儲器，以便事后進行誤碼率分析。 功率及靈敏度遠測指示則用可重觸發(fā)的單穩(wěn)態(tài)電路來實現。用檢測脈沖觸發(fā)單穩(wěn)觸發(fā)器，其輸出端產生一個具有恒定寬度的脈沖，在該寬度內，如有檢測脈沖重復觸 發(fā)單穩(wěn)觸發(fā)器，則輸出脈沖幅度可繼續(xù)保持(反之，輸出脈沖幅度降為0)，即得到穩(wěn)定的電平輸出指示信號。

　　2 關鍵技術及性能分析

　　2.1 同步檢測

　　(1)信號格式

　　同步脈沖及基準脈沖的時間關系如圖2所示。

　　(2)同步脈沖提取及抗干擾措施

　　由于系統(tǒng)采用了隨機突發(fā)數據傳輸方式，因此快速建立同步是可靠接收數據的條件。該終端采用高速異步采樣和相關匹配技術實現突發(fā)數據的快速同步。由于解調后送人終真?zhèn)€視頻信號中伴有噪聲、毛刺等干擾信號，要想濾除干擾信號保存真實信號，還必須同時進行抗干擾處理。

　　視頻信號先通過比較器進行波形整形，由于在信號電平很小時基帶信號和噪聲信號電平較接近，為避免丟失基帶信號，比較器的門限電平不能選擇過高，適當的選擇門限電平可濾往部分噪聲信號。

　　利用終端晶振提供的20MHz時鐘對整形后的信號進行高速采樣，將得到的同步信號送人脈沖鑒別電路，該電路由觸發(fā)器、計數器構成，能起到很好的抗干擾作用，他可以將脈寬小于規(guī)定值的毛刺和脈沖過寬的大部分干擾信號濾除，而只答應真實信號通過。

　　(3)同步性能分析

　　提取同步脈沖的目的是快速為應答時延和指令數據傳輸提供時間基準。由于系統(tǒng)要求同步盡可能的簡單，又要具有一定的抗干擾能力，因此給同步的提取帶來了一定的難度。

　　在高信噪比的條件下，非相干ASK的誤比特率幾可表示為：Pb 1/2-r/4

　　其中：r為信道輸出信噪比。

　　同步脈沖的正確檢測概率PD同可表示為：

　　PD同=(1一P b ) 4 1-4P b

　　同步脈沖的正確檢測概率如表1所示。

　　由表1可看出，當接收信號電平達一35dBm時，同步脈沖的性能完全可以滿足指標要求。

　　2.2 測距性能分析

　　為保障應答機時延的正確性，需要根據應答機的固有時延丈量結果修正應答延時，用FPGA實現延遲轉發(fā)的延時修正比采用其他延遲線更方便靈活。在FPGA中可以根據需要方便改變延遲時間的是非。

　　終端模塊引進延時誤差的主要因素有：延遲時間的不確定性，時間基準脈沖提取等引進的誤差。

　　(1)延遲時間的不確定性

　　應答延遲可采用多種不同的延遲方法，該終端電路中采用填充高頻脈沖的計數方法，即當計數值滿足下式時，將產生一個溢出脈沖往觸發(fā)應答信號產生電路。

　　計數值×T0(計數高頻脈沖周期)=應答延遲時間

　　計數器的土1誤差將會引起應答延遲誤差，當計數高頻脈沖的重復頻率為20MHz時，引進的時間延遲誤差τ1為：

　　△τ1=T0=三石-虧;= 50ns

　　(2)時間基準脈沖提取誤差

　　門限電平的變化(如隨溫度變化)將引起時間基準脈沖前沿抖動，該抖動所引進的時延誤差為：

　　△τ2=τ前·AU

　　其中：U為判決門限電平，/xU為門限電平的變化。

　　當τ前=0.1μs，△U/U=20%時，△τ2=20ns。[!--empirenews.page--]

　　(3)門觸發(fā)延遲抖動誤差

　　檢波后的視頻信號通過視頻處理、檢測門限判決、延遲電路、信號產生電路等，要通過多級門電路，觸發(fā)延遲變化也會引進應答延遲誤差，據經驗取△τ3=20ns。

　　(4)終端總時延誤差

　　2.3 糾檢錯譯碼

　　該終端采用的是RS(31，15)糾錯譯碼(碼中包含15個數據字符和16個糾錯監(jiān)視字符，可糾正8組40b錯誤或檢出16組80b錯誤)，將得到 的信息碼再進行(75，70)檢錯譯碼，把糾錯譯碼未能糾正(超過了糾錯能力)的錯誤數據檢測出來，以便重新接收新數據(糾檢錯譯碼后的誤碼率計算從 略)。

　　為保證系統(tǒng)低誤碼率和指令的高可靠傳輸，該終端采用了分組碼和RS碼級聯糾檢錯譯碼方案，通常的譯碼算法比較復雜，譯碼時間較長，為保證實時性，在 譯碼算法上使用了很多變通處理方法。如對RS碼的對數、反對數事先計算并以公道的格式存貯，將很多計算放在初始化時完成，進步了譯碼速度。糾檢錯譯碼由軟 件編程來完成。

　　3 終端硬件實現及軟件分析

　　3.1 硬件實現

　　該終端采用了高速信號處理器DSP、大規(guī)?，F場可編程門陣列FPGA、數據儲存器NVRAM以及RS422等芯片實現。硬件結構如圖3所示。

　　其中高速數字信號處理器TMS320F206主要完成中心控制、RS糾檢錯編譯碼、識別脈沖判別和傳輸數據格式天生等功能。該芯片內部具有2套分別 獨立的程序儲存器總線和數據存儲器總線，使其處理能力得到最大程度的優(yōu)化，能滿足實時處理的要求。 大規(guī)模現場可編程門陣列FPGA主要完成脈沖鑒寬、測距時間基準、同步、信息碼采樣時鐘提取和應答脈沖產生等功能。該芯片既有門陣列的高邏輯密度和通用 性，又有可編程邏輯器件的用戶可編程特性，因此能滿足小型化、集成化和高可靠性的要求。數據存儲器NVRAM用來保存指令數據，掉電后數據不會丟失，可事 后進行數據檢驗及誤碼率分析。RS422芯片實現TMS320F206與控制設備的數據傳輸。

　　3.2 軟件分析

　　該終端軟件由主程序、串口通訊子程序和指令處理子程序組成。主程序完成變量初始化，開中斷，然后循環(huán)等待中斷。其流程如圖4所示。

　　串口通訊子程序完成地址接收，地址編碼后存人內存中。其流程圖如圖5所示。

　　經過調試及運行，表明終真?zhèn)€硬件電路設計公道，軟件亦能夠較好地實現設計功能，證實該方案是可行的。指令處理子程序是中斷程序，其流程如圖6所示。

　　4 結 語

　　機載天線的應答機作為飛行器載設備，要求設備輕型化，低功耗，可靠性高。利用數字化技術和軟件技術，實現其設備的多功能綜合是滿足該技術發(fā)展要求的 必然趨勢。在本系統(tǒng)中，通過采用糾、檢錯快速譯碼和突發(fā)數據傳輸的快速同步等技術，使得數字化終端具有同步時間短，抗干擾功能強，數據傳輸安全、保密、誤 碼率低，應答延時穩(wěn)定等特點，綜合實現了脈沖應答測距及指令接收雙重功能，同時也為其在同類天線系統(tǒng)的使用提供了參考。