為產(chǎn)品提供移動(dòng)性能夠帶來(lái)額外的收益，并且可以開辟既有應(yīng)用之外的新興市場(chǎng)。便攜式超聲設(shè)備市場(chǎng)就是一個(gè)很好的例子。至今，超聲波圖像檢查還是需要到診所才可以完成。在大多數(shù)發(fā)達(dá)國(guó)家，這通常不是問(wèn)題。然而在一些偏遠(yuǎn)的村鎮(zhèn)，如果能夠?qū)⒃O(shè)備直接運(yùn)送到患者身邊，將極大地改善當(dāng)?shù)氐尼t(yī)療環(huán)境。在設(shè)計(jì)移動(dòng)設(shè)備時(shí)，對(duì)重量、尺寸和操作時(shí)間的權(quán)衡取舍是挑戰(zhàn)性極強(qiáng)的工作。當(dāng)常規(guī)功率轉(zhuǎn)換效率超過(guò)90%時(shí)，許多工程師會(huì)選擇重新設(shè)計(jì)電路板，力求從不同的功能角度尋求更大的效率改進(jìn)空間，從而降低整體功耗。

低果先摘

一般來(lái)說(shuō)，尋找功率增益的機(jī)會(huì)應(yīng)該從最明顯或者最容易的地方入手。當(dāng)功率轉(zhuǎn)換效率介于60%～75%之間時(shí)，最大的功率增益首先來(lái)自于由線性穩(wěn)壓器向開關(guān)穩(wěn)壓器的轉(zhuǎn)換，這將極大地提高系統(tǒng)的整體效率。如今，集成的高效開關(guān)穩(wěn)壓器已面市，工程師必須在功率轉(zhuǎn)換之外尋求新的突破。

尺寸、重量、散熱與成本都是移動(dòng)市場(chǎng)的驅(qū)動(dòng)因素，這些因素往往會(huì)對(duì)決策過(guò)程產(chǎn)生影響。目前，電池是系統(tǒng)中的薄弱環(huán)節(jié)，還無(wú)法跟上半導(dǎo)體工藝流程技術(shù)的發(fā)展速度。隨著現(xiàn)代電源能效的不斷提高，減少功率損耗的下一個(gè)機(jī)遇將來(lái)自于系統(tǒng)結(jié)構(gòu)本身。最近幾年，英特爾和其他CPU制造商逐漸意識(shí)到加快CPU的運(yùn)行速度也許并不是提高性能的最好辦法。他們面臨的主要問(wèn)題是處理器的發(fā)熱量以及外圍設(shè)備的動(dòng)態(tài)要求。逐步遷移至多核架構(gòu)，并且提供支持多核的操作系統(tǒng)，將能夠?qū)崿F(xiàn)更為明顯的性能增益(同時(shí)降低功耗)。

就像CPU的供應(yīng)商不再通過(guò)改變兆赫數(shù)字來(lái)改進(jìn)性能一樣，移動(dòng)產(chǎn)品的設(shè)計(jì)者也應(yīng)當(dāng)重新審視相關(guān)功能的實(shí)現(xiàn)途徑。模擬數(shù)字轉(zhuǎn)換（ADC）就是這樣一個(gè)開始在架構(gòu)方面產(chǎn)生改變的領(lǐng)域。例如，美國(guó)國(guó)家半導(dǎo)體創(chuàng)造性地采用了集成折疊轉(zhuǎn)換器，不僅極大地提高了運(yùn)行速度（每秒千兆次采樣），而且在運(yùn)行過(guò)程中最大限度地降低了能源消耗。傳統(tǒng)的閃存型轉(zhuǎn)換器受到比較器最大集成數(shù)量的限制，一個(gè)閃存數(shù)模轉(zhuǎn)換器中比較器的數(shù)量是輸出位數(shù)的函數(shù)（2n位）。例如，一個(gè)10位閃存數(shù)模轉(zhuǎn)換器將需要1 024個(gè)比較器，外加溫度計(jì)碼至格雷碼至二進(jìn)制的轉(zhuǎn)換電路和一個(gè)高精度統(tǒng)一梯形電阻分壓器。

折疊轉(zhuǎn)換器基于完全不同的設(shè)計(jì)方法，采用少量的比較器（通常為32～64個(gè)），并將輸入信號(hào)范圍進(jìn)行“折疊”，使之始終處于比較器網(wǎng)絡(luò)限值之內(nèi)，如圖1所示。此處的技巧是對(duì)由折疊過(guò)程引入的積分和差分非線性進(jìn)行補(bǔ)償。這樣的結(jié)構(gòu)代表了解決這種棘手問(wèn)題的全新思路，并且極大地降低了實(shí)現(xiàn)這一功能所需的能源消耗。對(duì)于一個(gè)每秒千兆次采樣的雙10位轉(zhuǎn)換器(PowerWise ADC10D1000)來(lái)說(shuō)，這種方法可以將功耗從幾十瓦降低至三瓦。這是在便攜成像、雷達(dá)和軟件無(wú)線電系統(tǒng)中普遍采用的節(jié)約功率的手段。

數(shù)字功率架構(gòu)

在大型ASIC或者SoIC設(shè)計(jì)中，架構(gòu)也同樣重要。即使在縮減工藝流程的幾何尺寸時(shí)，CMOS晶體管相關(guān)的動(dòng)態(tài)和靜態(tài)損失也是一個(gè)經(jīng)常遇到的問(wèn)題。CMOS的能源消耗公式如下：

E=(aCfCLKV2+VILEAK)×tTASK

其中包含了一個(gè)與頻率相關(guān)的動(dòng)態(tài)項(xiàng)和一個(gè)靜態(tài)漏電流項(xiàng)。當(dāng)工藝尺寸不斷縮減時(shí)，這兩項(xiàng)參數(shù)都會(huì)出現(xiàn)問(wèn)題。電容負(fù)載和貫穿電流將會(huì)減小，但是芯片上的元件數(shù)量將會(huì)增加，由此造成了每個(gè)芯片上面更高的動(dòng)態(tài)功率消耗。由次閾值漏電流、漏源擴(kuò)展漏電流和電子隧穿引起的靜態(tài)損失，以及漏極引發(fā)勢(shì)壘下降（DIBL）等短溝道效應(yīng)日益成為大型數(shù)字ASIC設(shè)計(jì)中的嚴(yán)重問(wèn)題。

當(dāng)設(shè)計(jì)大型數(shù)字系統(tǒng)時(shí)，必須在整個(gè)運(yùn)行過(guò)程中正確地設(shè)定時(shí)序，包括供給電壓、工序和溫度波動(dòng)。這樣的設(shè)計(jì)瓶頸使得功率消耗處于最差的水平，即使在適當(dāng)?shù)臏囟然蛘吒斓墓ば蛑幸彩侨绱?，設(shè)備仍將消耗同樣的能源。一種解決辦法是改變?cè)O(shè)計(jì)結(jié)構(gòu)，使其適應(yīng)于設(shè)備的環(huán)境。自適應(yīng)電壓調(diào)節(jié)（AVS）正是實(shí)現(xiàn)此目的的一種技術(shù)。

AVS集成了一個(gè)數(shù)字子系統(tǒng)，可以監(jiān)測(cè)設(shè)備的運(yùn)行狀況(它與應(yīng)用數(shù)字邏輯同步)，動(dòng)態(tài)調(diào)整芯片內(nèi)部不同電壓島的供給電壓。當(dāng)性能要求發(fā)生變化時(shí)，芯片內(nèi)部的AVS邏輯會(huì)向外部的功率管理裝置發(fā)送更新信號(hào)，該裝置稱為能源管理單元EMU，功能是升高或者降低電壓島的供給電壓。動(dòng)態(tài)項(xiàng)是供給電壓的平方函數(shù)，因此可以提供最大的增益改進(jìn)。即使靜態(tài)項(xiàng)只是供給電壓的線性函數(shù)，漏電流的減小仍然可以顯著地降低能耗。

出于盡可能節(jié)約能源的目的，設(shè)計(jì)結(jié)構(gòu)再次顯現(xiàn)出它的重要性。為了使AVS或者其他電壓調(diào)整技術(shù)最大限度地發(fā)揮功效，系統(tǒng)設(shè)計(jì)者必須重新考慮功能區(qū)域的劃分，提供彼此分離的電壓島和頻率區(qū)間。如果已有的設(shè)計(jì)中利用一個(gè)單獨(dú)的電壓源向所有核心邏輯供電，那么新的低功率設(shè)計(jì)中就應(yīng)采取多個(gè)電壓島，這里的時(shí)鐘區(qū)間將成為動(dòng)態(tài)要求的限制因素。而且，基于較慢時(shí)序的原因，這些電壓島可以利用電壓調(diào)整技術(shù)或者簡(jiǎn)單地采用更低的核心電壓。

人們對(duì)于便攜性的需求越來(lái)越高，尤其是在醫(yī)療、通信和軍事防衛(wèi)領(lǐng)域。工程師需要考慮功率轉(zhuǎn)換器之外的解決方案，以尋求更大的系統(tǒng)效率增益。從系統(tǒng)架構(gòu)方面來(lái)看，有時(shí)采取創(chuàng)新的手段來(lái)實(shí)現(xiàn)某些功能——特別是當(dāng)常規(guī)的功率轉(zhuǎn)換器效率處于90%以上的水平時(shí)，往往可以帶來(lái)巨大的效率改進(jìn)。電源技術(shù)最終將趕上工藝流程和IC設(shè)計(jì)方面的技術(shù)進(jìn)展，然而在工程師擁有更高的能源密度之前，系統(tǒng)效率依然是延長(zhǎng)工作時(shí)間和降低熱消耗的解決方案之一。

發(fā)布者：小宇