摘 要 首先，介紹了AD7656-1模／數(shù)轉換芯片的特點，描述了AD7656-1菊花鏈(Daisy-Chain)工作原理和配置。然后，設計了基于 AD7656-1菊花鏈與S3C2410A的多通道數(shù)據(jù)采集接口方案，同時給出了該方案下兩者的硬件配置及接口電路，最后給出了此方案的軟件實現(xiàn)方法。
關鍵詞 AD7656-l 菊花鏈 S3C2410A SPI

引 言
    在變電站自動化系統(tǒng)中，常需要對多個三相電壓電流信號進行數(shù)據(jù)采集和處理(如電能質(zhì)量實時監(jiān)控)，這時需要實現(xiàn)對多路信號的同時、快速的數(shù)據(jù)采集。美國模擬器件公司(ADD的AD7656-1是一款16位6通道的模／數(shù)轉換芯片，內(nèi)部含有6個獨立的A／D轉換器，可同時進行A／D轉換，具有轉換精度高、速度快、功耗低、輸入模擬信號幅度大、信噪比高等優(yōu)點，其突出特點是可通過多個AD7656-1級聯(lián)形成菊花鏈實現(xiàn)多個通道同時進行數(shù)據(jù)采集，并通過一個或多個串口發(fā)送數(shù)據(jù)給主控處理器。以S3C2410A為主控處理器，多個AD7656-1組成菊花鏈實現(xiàn)多通道、高精度的ADC，在很大程度上可提高數(shù)據(jù)采集系統(tǒng)的信號采集和處理能力，具有較好的應用前景。

1 AD7656-1的特點
    圖1為AD7656-1的內(nèi)部功能框圖。其主要特性為：

    ◆6個獨立的16位逐次逼近(SAR)型模數(shù)轉換器。
    ◆可通過引腳或軟件方式設定輸入信號的電壓范圍(±10 V，±5 V)。
    ◆最高吞吐率為250 ksps。
    ◆寬帶寬輸入高信噪比：輸入頻率為10 kHz時的信噪比(SNR)為88 db。
    ◆帶有片上2．5 V基準電壓源和基準緩沖器。
    ◆低功耗，5 V供電時在250 kSPS下功耗僅為140 mW。
    ◆支持并行、串行及菊花鏈接口模式。
    ◆高速串行接口，兼容SPI／QSPI／MICROWIRE／DSP。
    ◆采用iCMOS制造工藝，64引腳的LQFP封裝。
    應用領域：輸電線路監(jiān)測系統(tǒng)、儀器儀表和控制系統(tǒng)、多軸定位系統(tǒng)。

2 AD7656-1菊花鏈工作原理及其配置
2．1 AD7656-1菊花鏈工作原理
    AD7656-1有2種接口模式：串行接口模式和并行接口模式。在數(shù)據(jù)轉換時，3個轉換信號CONVSTA／B／C用來控制每對或每4個或每6個ADC同時采樣。如果將3個CONVST引腳連接在一起接收同一個采樣啟動信號，就可使6個ADC同時進行采樣，此時再將多個AD7656-1級聯(lián)就可以形成菊花鏈，實現(xiàn)6N(N=2，3，…，8)個ADC通道同時采樣，如圖2所示。在CONVSTX的上升沿，ADC被置為保持模式，轉換開始。CON-VSTX的上升沿過后，BUSY信號變?yōu)楦唠娖奖砻鬓D換正在進行，3μs后BUSY信號返回低電平表明轉換結束。在BUSY信號的下降沿，ADC回到跟蹤模式。數(shù)據(jù)可以通過1～3個串行接口從輸出寄存器讀出，并由主控處理器接收并存儲。AD7656-1采用同步串行接口(SPI)發(fā)送數(shù)據(jù)時，每發(fā)送一個比特位數(shù)據(jù)就要花去一個單位的SCLK脈沖的時間，發(fā)送完6個通道的16位數(shù)據(jù)就要花去96個SCLK脈沖。菊花鏈中多個AD7656-1通過數(shù)據(jù)接力傳遞的方式把數(shù)據(jù)依次發(fā)送給主控處理器，通過采用多個串行接口發(fā)送數(shù)據(jù)可減少發(fā)送時間，提高菊花鏈的數(shù)據(jù)傳遞效率。AD7656-1串行數(shù)據(jù)輸出接口及其對應的通道數(shù)據(jù)關系和發(fā)送所需的SCLK脈沖個數(shù)關系如表1所列。

2．2 AD7656-1菊花鏈的配置
    AD7656-1要工作在菊花鏈方式，其數(shù)據(jù)輸出必須設置為串口模式，且在串口模式下，AD7656-1必須配置成硬件模式。所謂的硬件模式是通過對器件引腳的固定連接，確定AD7656-1 芯片唯一的工作方式，此時AD7656－1也不能配置成軟件工作模式了。AD7656－1菊花鏈配置的主要原則如下：
    ①在多片級聯(lián)的AD76561中，位于級聯(lián)最遠端的芯片不能配置為菊花鏈工作模式，即其DCEN引腳置低電平(數(shù)字地)；但其下流數(shù)據(jù)鏈的每片AD7656-1必須配置為菊花鏈工作模式，即DCEN引腳都要置邏輯高電平(VDRIVE)。
    ②SEL A、SEL B、SEL C對應使能DOUT A、DOUT B、DOUT C串口輸出口。要選用DOUT X串行輸出口，就置對應的SEL X為邏輯高電平，其余不用的SEL引腳必須置邏輯低電平。圖3(a)、(b)、(c)為1～3個串行輸出口的引腳配置。(圖中“NC”表示未連接)

    ③菊花鏈中的每片AD7656-1的串行數(shù)據(jù)輸入／輸出(DCIN X／DOUT X)必須遵循同一配置，即有幾個DCIN輸入就有幾個DOUT輸出。
    ④菊花鏈中的每塊AD7656-1的CONVST X(X=A、B、C)都要接主控處理器發(fā)送來的CONVERT信號，即配置為每塊AD7656-1的V1～V6通道同時采樣。

3 AD7656-1菊花鏈與S3C2410A接口設計
3．1 硬件電路設計
    采用2片 AD7656-1配置成菊花鏈，可實現(xiàn)12通道同時采樣，數(shù)據(jù)通過DOUT A口輸出，S3C2410A用同步串行接口0(SPIO)接收數(shù)據(jù)，如圖4所示。S3C2410A的GPEll引腳實現(xiàn)片上同步串行接口SPlO的 MISO功能，GPEl3(SCK)引腳實現(xiàn)SPIO接口的同步時鐘輸出，GPFO引腳配置為中斷EINTO輸入并與AD7656-1(1)的BUSY腳相連；GPBO設置為PWM輸出，GPG9引腳沒置為通用輸出口，分別作為AD7656-1(1)和AD7656-1(2)的CONVST和CS的控制信號輸入。AD7656-1連接外圍電路時，必須對關鍵引腳進行必要的設置：AD7656-1(1)、AD7656-l(2)的DVCC、AVCC、 VDRIVE、REFIN／OUT和VSS引腳須并聯(lián)一個1 μF的去耦電容；為了與S3C2410A的3．3 V的接口匹配，VDRIVE接+3 V電源；STBY接VDRIVE，選擇正常模式；RANGE接地表示選擇輸入范圍±10V；H／s接數(shù)字地選擇為硬件配置；SER／PAR接 VDRIVE，RD接數(shù)字地，選擇為串行模式。AD7656-1(1)的DCEN接VDRIVE，配置為菊花鏈模式，且SEL A接VDRIVE，SEL B、C，DCIN A、B、C接數(shù)字地；AD7656-1(2)的DCEN接數(shù)字地，配置為非菊花鏈模式，且SEL A接VDRIVE，SEL B、C，DCIN B、C接數(shù)字地。具體配置如圖5所示。

3．2 數(shù)據(jù)采集傳輸流程
    通過定時器中斷來控制信號的采樣間隔，設定S3C2410A的定時器0作為采樣定時器，并設置其工作于PWM方式，定時器0的PWM輸出TOUTO作為AD7656-1的模數(shù)轉換控制信號CON-VST的輸入，引腳GPFO (EINTO)設置為下降沿觸發(fā)。A／D采樣操作時序如圖6所示。當采樣定時器中斷發(fā)生，TOUTO(引腳GPBO)輸出高電平，發(fā)送CONVST信號給菊花鏈上的每個AD7656-1開始模數(shù)轉換。3μs后12個通道的數(shù)據(jù)全部轉換完，BUSY信號從高電平向低電平轉換，觸發(fā)EINTO中斷，開始數(shù)據(jù)傳送；GPG9輸出低電平給AD7656-1(1)和AD7656-1(2)的CS引腳，同時S3C2410A的SPI通道0開始讀數(shù)據(jù)。讀完12個通道的轉換結果后，GPG9恢復高電平輸出，TOUTO輸出低電平，完成一次采樣。等待下一個采樣定時器中斷發(fā)生，進行下一個采樣?？赏ㄟ^設定定時器0的內(nèi)部寄存器TC-MPBO的值來控制TOUTO輸出高電平的寬度TPH。

    AD7656-1通過DOUT A發(fā)送采集到的數(shù)據(jù)給S3C2410A，其發(fā)送時序如圖7所示。當BUSY從高電平返回低電平時表示轉換結束，觸發(fā)外部中斷，EINTO，通知 S3C2410A啟動SPI接收數(shù)據(jù)，CS信號變?yōu)榈碗娖介_始串行傳輸。在整個傳輸過程中，CS一直維持低電平，直到傳輸完為止。

3．3 軟件設計
    在對三相交流電進行數(shù)據(jù)采集過程中，每個周期要求采樣256點，即20 ms采樣256點，也就是每78．125μs采樣一次。S3C241OA定時器O每78．125μs發(fā)生一次定時中斷，啟動A／D轉換。12個通道的數(shù)據(jù)全部轉換完后，BUSY信號變低觸發(fā)外部中斷0，通知S3C2410A讀取數(shù)據(jù)。S3C2410A輸出片選信號CS給AD7656-1，并通過SPIO開始讀取轉換結果。SPIO配置為主入從出(MISO)和MDA接收模式，因其只接收數(shù)據(jù)，故需同時發(fā)送啞元“OxFF”。把12路數(shù)據(jù)讀完，退出中斷，等待定時器下一次定時到，啟動下一次轉換。待256點數(shù)據(jù)轉換完之后，暫停定時計數(shù)，進行數(shù)據(jù)處理。完成后再次啟動定時，完成下一個周期的256點采集，流程如圖8(a)所示。其包括兩個中斷子程序：采樣定時器中斷子程序，用于啟動采樣信號CONVST并給外部中斷0置位，允許響應BUSY下降沿觸發(fā)中斷，如圖8(b)所示；外部中斷0(EINTO)子程序，用于啟動SPIO接收數(shù)據(jù)，如圖8(c)所示。

4 結 論
    本文介紹了16位模數(shù)轉換芯片AD7656-1的菊花鏈工作原理，設計了基于AD7656-1菊花鏈與S3C2410A數(shù)據(jù)采集接口，可實現(xiàn)12通道、高精度的ADC。SPI串行傳輸具有占用微處理器I／O資源少，硬件連接簡單等特點。當菊花鏈中AD7656-1芯片數(shù)量較多時，為了提高數(shù)據(jù)傳輸效率并滿足實時性要求，可以采用2個或3個串行口傳輸數(shù)據(jù)。主控處理器也可以采用DSP芯片，同樣能實現(xiàn)菊花鏈。本設計方案可廣泛應用于電力系統(tǒng)電能質(zhì)量監(jiān)控、變電站保護測控IED等嵌入式系統(tǒng)。