在通信系統(tǒng)中，通信芯片是整個硬件平臺的基礎(chǔ)，它不僅完成OSI物理層中的數(shù)據(jù)發(fā)送和接收，還能根據(jù)傳輸方式和協(xié)議的不同實(shí)現(xiàn)不同的數(shù)據(jù)校驗方式及數(shù)據(jù)組幀格式。

目前，許多廠商都提供通用的串行通信芯片，其傳輸方式分為同步方式和異步方式。其中，異步芯片大多與INTEL的8250芯片兼容；而同步方式，由于一般涉及到所支持的傳輸協(xié)議（BSC、HDLC、SDLC等），所以當(dāng)用戶要求應(yīng)用特定的同步傳輸協(xié)議時，往往需要設(shè)計專用的SRT（同步收發(fā)器）。以前，大多采用通用的邏輯元器件進(jìn)行設(shè)計，這導(dǎo)致了設(shè)計和調(diào)試過程冗長、系統(tǒng)穩(wěn)定性不高，非常不便。如今，隨著以FPGA和CPLD為代表的可編程ASIC技術(shù)的日趨成熟和完善，用戶完全可以根據(jù)自己的要求，以EDA技術(shù)作為開發(fā)手段，用一塊FPGA或CPLD設(shè)計出符合自己需要的芯片。本文以開發(fā)統(tǒng)計時分復(fù)用器中的專用同步收發(fā)芯片為例，介紹整個芯片的開發(fā)流程。

1 統(tǒng)計時分復(fù)用器系統(tǒng)功能及模塊組成

統(tǒng)計時分復(fù)用器完成7路異步數(shù)據(jù)和1路同步數(shù)據(jù)的復(fù)接工作，其功能框圖如圖1所示，同步串口傳輸協(xié)議如圖2所示。由于傳輸距離較近且路數(shù)不多，功能相對簡單。出于系統(tǒng)功耗和成本的考慮，將這個專用的SRT和整個接口控制單元集成到一塊CPLD（XC95144）中。

2 CPLD內(nèi)部功能框圖及設(shè)計

CPLD 內(nèi)部結(jié)構(gòu)主要由接口控制單元和SRT組成，這里主要介紹一下SRT的結(jié)構(gòu)和功能模塊（見圖3）。由于選用的UART（通用異步收發(fā)器）與INS8250兼容，為簡化主控單元訪問外部通信芯片的程序的編寫，統(tǒng)一操作流程，在SRT的設(shè)計上盡量模仿INS8250的結(jié)構(gòu)。

本設(shè)計采用模塊化設(shè)計。按功能將SRT內(nèi)部結(jié)構(gòu)發(fā)分為5個模塊，每一個模塊對應(yīng)一個VHDL的設(shè)計文件。這樣設(shè)計的好處是有利于各功能模塊的編寫和調(diào)試，從而降低了整個SRT的調(diào)試難度，提高了軟件的可維護(hù)性及可讀性。下面給出各個設(shè)計文件的外功能簡介（對于其中幾個重要的模塊還列出了端口描述和部分實(shí)現(xiàn)代碼）：

（1）SRTCRTL.VHD

SRTCRTL.VHD 作為SRT的控制模塊，負(fù)責(zé)地址譯碼，當(dāng)片選信號有效時將數(shù)據(jù)線上的數(shù)據(jù)寫入相應(yīng)的寄存器。SRT芯片內(nèi)部共設(shè)有接收緩存器、發(fā)送保持器、線路控制寄存器、除數(shù)寄存器（高低8位各1個）、自環(huán)控制寄存器等6個控制寄存器，每個寄存器都被分配了1個地址，通過對相應(yīng)地址進(jìn)行讀寫，CPU可完成數(shù)據(jù)發(fā)送、接收、自環(huán)及芯片參數(shù)設(shè)置等操作。

（2）LOOP.VHD

本模塊的功能是根據(jù)用戶的指令，對芯片本身功能進(jìn)行測試。用戶首先將芯片設(shè)置為自環(huán)狀態(tài)，使芯片內(nèi)部發(fā)送數(shù)據(jù)線與直接接收數(shù)據(jù)線短接；再通過向發(fā)送保持器寫入特定的數(shù)據(jù)，與接收緩存器中讀出的數(shù)據(jù)進(jìn)行比較，看兩者是否相同，用戶即可判斷芯片是否工作正常。

CLKGEN.VHD是波特率發(fā)生器模塊，用來產(chǎn)生發(fā)送同步的時鐘信號doclk。它將除數(shù)寄存器高低各8位共16位數(shù)據(jù)作為除數(shù)，對外部2MHz的時鐘源進(jìn)行分頻。用戶可通過修改除數(shù)寄存器的值動態(tài)地改變數(shù)據(jù)傳輸速率，因此操作方便、靈活。

（4）RBR.VHD

RR.VHD作為整個芯片的接收模塊，其中包括接收緩存器、接收數(shù)據(jù)同步、串/并轉(zhuǎn)換。

端口描述如下：

entity rbr is

port (diclk:in STD_LOGIC; --接收數(shù)據(jù)同步時鐘，由發(fā)方提供

rrbr:在STD_LOGIC； --讀接收緩存器信號

rsrbr:in STD_LOGIC; --接收緩存器清零信號

dbus:out STD_LOGIC_VECTOR (7 downto 0)；

--8位數(shù)據(jù)線，單向，輸出

dr：out STD_LOGIC； --接收緩存器數(shù)據(jù)有效信號

ren：out STD_LOGIC; --妝收使能信號，通知發(fā)方接收方準(zhǔn)備好可發(fā)送數(shù)據(jù)

di：in STD_LOGIC)； --串行接收數(shù)據(jù)線

end rbr；

當(dāng)接收緩存器中無數(shù)據(jù)時，ren信號有效，通知發(fā)送方傳數(shù)據(jù)。然后根據(jù)dilck對di信號采樣，一旦緩存器滿，ren無效，dr有效，通知CPU讀數(shù)。

仿真波形如圖4所示。部分代碼如下：

process (rsrbr,diclk) --serial data to parallel data

variable l,m: integer range 0 to 8;

begin

if rsrbr='1'then

s_p<="00000000";

m:=0;

ef<='1';

elsif diclk'event and diclk='1'then

l:=7-m；

s_p(1)<=di;

m:=m+1;

If m=8 then

m:=0;

ef<='0';

end if;

end if;

if rrbr='1' then

dbus>=s_p;

ef<='1';

else dbus<="ZZZZZZZZ";

end if;

end process;

(5)WTHR.VHD

WTHR.VHD作為整個芯片的發(fā)送模塊，其中包括發(fā)送保持器、并/串轉(zhuǎn)換。

端口描述如下：

entity wthr is

port (sen:in STD_LOGIC; --發(fā)送使能信號

whtr: in STD_LOGIC; --寫發(fā)送保持器信號

dbus: in STD_LOGIC_VECTOR (7 downto 0;

--8位數(shù)據(jù)線，單向

rsthr:in STD_LOGIC; --清發(fā)送保持器

thre:out STD_LOGIC; --發(fā)送保持器數(shù)據(jù)空

thre：out STD_LOGIC; --發(fā)送串行數(shù)據(jù)線

clkout:out STD_LOGIC; --發(fā)送數(shù)據(jù)同步時鐘信號

sclk: in STD_LOGIC); --波特率發(fā)生器產(chǎn)生的分頻信號

end wthr；

當(dāng)發(fā)送保持器無數(shù)據(jù)時，thre信號有效，通知CPU可寫。一旦CPU寫入數(shù)據(jù)且sen有效，便根據(jù)波特率發(fā)生器產(chǎn)生的sclk信號將數(shù)據(jù)并/串轉(zhuǎn)換，并通過dout和clkout將串行數(shù)據(jù)和同步時鐘發(fā)送。

process (rsthr,sclk,sen,sef) --parallel data to serial data variable l:integer range 0 to 7;

begin

if rsthr='1' then

m<=0;

1:=7;

sef<='1';

elsif wthr='1'then

sef<='0';

elsif sen='1'and sef='0' then

if sclk'event and sclk='1' then

dout<=w_p(1);

m<=m+1;

l:=1-1;

if m=7 then

m<=0;

1:=7;

esf=<='1';

end if;

end if;

end if;

end process;

3 實(shí)現(xiàn)難點(diǎn)及使用VHDL應(yīng)注意的一些問題

由于VHDL語言是描述硬件行為的，相對其它開發(fā)軟件的高級語言而言，在編程過程中有一些特殊性，所以經(jīng)常會出現(xiàn)語法正確但無法綜合的問題。其原因多半因為編程者對硬件內(nèi)部的工作原理了解不夠，寫出的代碼硬件無法實(shí)現(xiàn)。通過這塊芯片的設(shè)計，在此總結(jié)出一些應(yīng)注意的問題，供大家參考：

（1）在一個進(jìn)程中只允許一個信號上升沿作為觸發(fā)條件。

（2）信號值改變后要經(jīng)過一個小的延時才能生效，同個信號不能在多個進(jìn)程中賦值（因為多個信號源不能同時對同一個信號驅(qū)動）。

（3）時序電路和組合電路最好不要在同一個進(jìn)程中，以免費(fèi)資源。

（4）一個功能模塊最好按上升沿信號分多個進(jìn)程完成，各進(jìn)程間用信號聯(lián)系。

（5）同一個信號在進(jìn)程中的值改變后，要注意該值改變前后該進(jìn)程中其它變量的變化，避免邏輯死鎖。

（6）在順序語句中，注意信號因賦值后需延時改變而與變量的不同。

（7）設(shè)計雙向三態(tài)數(shù)據(jù)線時，內(nèi)部數(shù)據(jù)線最好讀寫分開。與外部結(jié)合時，不同讀數(shù)據(jù)線之間，讀寫數(shù)據(jù)線之間應(yīng)使用三態(tài)門，且由讀信號控制。

本設(shè)計由于采用了VHDL語言作為輸入方式并細(xì)合可編程邏輯門陣列CPLD，大大縮短了設(shè)計周期，提高了設(shè)計的可靠性、靈活性，使用戶可根據(jù)自己的需求，方便、高效地設(shè)計出適合的串行通信芯片。