本次設(shè)計使用了Altera LPM庫中的CSFIFO，即Cycle＿Shared＿FIFO。FIFO用于與主處理器，如單片機或DSP進行數(shù)據(jù)接口。為了便于觀察系統(tǒng)輸出，調(diào)試過程中使用的FIFO深度值只設(shè)置為4。

（1）仿真激勵源：同步時鐘CLK，寫使能WE，八位數(shù)據(jù)輸入端口DATA；

（2）仿真期望結(jié)果：當(dāng)主處理器向FIFO寫完一幀像素點數(shù)據(jù)后，READY信號輸出值為零，同時，F(xiàn)IFO封鎖輸入通道，外部數(shù)據(jù)不能再寫入FIFO。此時，PROCESS EN信號輸出為1，通知Sobel濾波處理模塊從FIFO中讀像素點數(shù)據(jù)，當(dāng)ΠFO的數(shù)據(jù)全部輸出后，F(xiàn)IFO重新變?yōu)榭眨琑EADY信號恢復(fù)為有效高電平，主處理器查詢到這個信號后，啟動下一幀圖形數(shù)據(jù)的傳輸。

（3）仿真結(jié)果及分析：FIFO的仿真結(jié)果如圖1 所示。從圖中可以看出，主處理器寫完四個像素點數(shù)據(jù)后，Q[8..1］按照先入先出的順序，逐個輸出獲取的像素數(shù)據(jù)12、13、14。在此期間，READY信號為無效電平（低），所以外部輸入的數(shù)據(jù)16、17、18不能存入FIFO。當(dāng)所有的像素點數(shù)據(jù)全部輸出后，READY信號重新有效，同時PROCESS EN有效。綜上所述，F(xiàn)IFO的設(shè)計是合理的。

圖1 FIFO的仿真結(jié)果

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