概述

隨著半導(dǎo)體技術(shù)的快速發(fā)展，近年來FPGA的器件容量和輸入輸出的管腳數(shù)量都極大的增加了，例如StratixIV器件，最大的一款EP4SE680擁有68.11萬個(gè)邏輯單元和1104個(gè)輸入輸出管腳。大量的輸出管腳在同一時(shí)刻翻轉(zhuǎn)會(huì)引起同步切換噪聲。目前同步切換噪聲是FPGA領(lǐng)域的一個(gè)新的挑戰(zhàn)。

同步切換噪聲的定義

當(dāng)大量的輸出管腳在同一個(gè)時(shí)刻從高電平到低電平的切換或者從低電平到高電平的切換，會(huì)在相鄰的管腳上引入噪聲，這就是同步切換噪聲。

典型的一個(gè)同步切換噪聲的測(cè)試設(shè)置如圖。設(shè)置中，F(xiàn)PGA器件的輸入輸出的電平標(biāo)準(zhǔn)配置為SSTL18 ClassII。多個(gè)在同一時(shí)刻不斷翻轉(zhuǎn)的輸出管腳定義為干擾者。一個(gè)保持為高或者低的輸出管腳定義為被干擾者。干擾者和被干擾者典型的容性負(fù)載值為10pF。干擾者以同一個(gè)時(shí)鐘信號(hào)的邊沿作為觸發(fā)。

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