摘要：現(xiàn)代通信系統(tǒng)中，數(shù)字化已成為發(fā)展的必然趨勢，數(shù)字信號處理則是數(shù)字系統(tǒng)中的重要環(huán)節(jié)。在數(shù)字信號處理方面提出一種級聯(lián)信號處理器的FPGA實現(xiàn)方案，用以取代昂貴的專用數(shù)字處理芯片。首先對級聯(lián)信號處理器做了理論上的分析，然后進行方案比較，最后選擇最佳方案完成FPGA的實現(xiàn)與仿真。系統(tǒng)的功能和時序仿真結(jié)果表明，其可正常工作，最高時鐘可達50 MHz。
關(guān)鍵詞：CPLD；FPGA；FIR濾波器；級聯(lián)信號處理器

0 引 言
    在數(shù)字信號處理領(lǐng)域，濾波器無疑是個非常重要的環(huán)節(jié)。而在數(shù)字濾波器中，有限脈沖響應(yīng)(FIR)濾波器因為其線性相位的特點，應(yīng)用尤為廣泛。實際應(yīng)用中FIR濾波器分為常系數(shù)FIR濾波器和變系數(shù)FIR濾波器。常系數(shù)FIR濾波器的系數(shù)固定不變，可根據(jù)其特點采用分布式算法進行設(shè)計，故實現(xiàn)起來速度快，消耗的資源少。變系數(shù)FIR濾波器的系數(shù)是不斷變化的。當(dāng)前含有變系數(shù)FIR濾波環(huán)節(jié)的芯片普遍存在速度與處理級數(shù)的矛盾，有效解決此問題具有重要的現(xiàn)實意義。
    隨著片上系統(tǒng)(SOC)時代的到來，可編程邏輯器件不僅為FIR濾波器的設(shè)計提供了一條可行而高效的方法，而且更被廣泛地使用于數(shù)字信號處理的各個領(lǐng)域。采用INMOS公司的IMS A100級聯(lián)型信號處理器為模板，以FIR濾波器設(shè)計為核心，用FPGA技術(shù)開發(fā)設(shè)計級聯(lián)型信號處理器，能夠應(yīng)用于數(shù)字FIR濾波、高速自適應(yīng)濾波、相關(guān)和卷積、離散傅里葉變換、脈沖壓縮、線性預(yù)測編碼語音處理、高速定點矩陣乘法等，有較好的應(yīng)用前景和發(fā)展空間。

1 FIR濾波器結(jié)構(gòu)設(shè)計
    傳統(tǒng)的FIR濾波器橫向結(jié)構(gòu)如圖1(a)所示，為提高系統(tǒng)處理速度，求和單元∑可采用流水線結(jié)構(gòu)。圖中的N階濾波器從系統(tǒng)開始工作到第一個輸出數(shù)據(jù)有效，需經(jīng)過N個周期，系統(tǒng)最大速度是由一次乘法和N個乘法結(jié)果求和運算消耗的時間決定，因而運算速度很低。采用流水線結(jié)構(gòu)后，運算速度則由一次乘法運算決定，運算速度得到提高。為了系統(tǒng)結(jié)構(gòu)的有效設(shè)計，根據(jù)FIR濾波器結(jié)構(gòu)的可逆性，可采用圖1(b)所示的轉(zhuǎn)置結(jié)構(gòu)。

    在橫向濾波器的轉(zhuǎn)置結(jié)構(gòu)中，N個相同的處理單元級聯(lián)就組成了濾波器，因此系統(tǒng)能在保證計算結(jié)果不溢出的前提下，只改變級聯(lián)處理單元的數(shù)目就能方便地調(diào)整濾波器的級數(shù)。在t=KT時，濾波器的輸出為：

    
    實際應(yīng)用中常常會用到高階FIR濾波器，但一塊芯片的資源和容量畢竟有限，不能很好地滿足設(shè)計要求。從圖1(b)所示的結(jié)構(gòu)可以看出，多片F(xiàn)IR濾波器可以級聯(lián)起來，構(gòu)成高階FIR濾波器，無需任何附加邏輯，也不會降低運算速度，同時保持運算精度，故對比后優(yōu)先選擇圖1(b)的濾波器轉(zhuǎn)置結(jié)構(gòu)。
    考慮到FIR濾波器系數(shù)的對稱性，在橫向濾波器的轉(zhuǎn)置結(jié)構(gòu)中再加入一條反向相加、延時支路，把單片F(xiàn)IR濾波器的級數(shù)由N擴展到2N，適合于階數(shù)M為N<M≤2N的濾波器使用。系統(tǒng)只需用一個信號便可實現(xiàn)對芯片級聯(lián)使用或單片使用的控制，具體實現(xiàn)結(jié)構(gòu)如圖2所示。

    為了讓設(shè)計的信號處理器能用于自適應(yīng)信號處理、快速傅里葉變換等領(lǐng)域，還必須使系統(tǒng)能根據(jù)用戶的要求實時改變當(dāng)前系數(shù)。一般有兩種方案可以實現(xiàn)：一是通過一個寫入端口直接修改當(dāng)前系數(shù)；二是準備多組備用系數(shù)，并可以在與系統(tǒng)工作時鐘異步的情況下對這些備用系數(shù)進行修改。方案一可以節(jié)省一定的系統(tǒng)資源，但對一組當(dāng)前系數(shù)的修改需要較長時間，且此段時間內(nèi)系統(tǒng)無法正常工作，故實時性較差；方案二雖然消耗了較多的系統(tǒng)資源，但系統(tǒng)能在準備系數(shù)(即修改備用系數(shù))時正常工作，修改當(dāng)前系數(shù)只需將當(dāng)前系數(shù)和備用系數(shù)交換，交換系數(shù)的過程只需一個時鐘節(jié)拍即可完成。綜合考慮各方面因素，方案二具備更好的系統(tǒng)性能，故優(yōu)先選擇方案二。

2 系統(tǒng)設(shè)計與FPGA實現(xiàn)
    圖2的FIR濾波器結(jié)構(gòu)是高速、高精度的數(shù)字式橫向濾波器結(jié)構(gòu)，在數(shù)字信號處理應(yīng)用中可作為功能塊，完成高速離散傅里葉變換、卷積和相關(guān)，以及濾波功能。級聯(lián)型信號處理器的設(shè)計正是基于此結(jié)構(gòu)，其FPGA實現(xiàn)的總體結(jié)構(gòu)如圖3所示。

    此級聯(lián)型信號處理器的外部輸入數(shù)據(jù)Din字長16位，系數(shù)字長16位，輸入數(shù)據(jù)和系數(shù)均采用二進制補碼方式。內(nèi)部有A，B兩組系數(shù)寄存器，一個存儲當(dāng)前系數(shù)，另一個存儲修改系數(shù)，用戶可通過數(shù)據(jù)線D在與系統(tǒng)時鐘異步的情況下對系數(shù)進行修改，也可使A，B兩組系數(shù)在系統(tǒng)工作的過程中相互“交換”。系統(tǒng)具有用戶控制切換和系統(tǒng)自動切換兩種系數(shù)切換方式。為了保持完整的數(shù)據(jù)精度，對于延時、乘法和相加鏈的中間結(jié)果是以滿精度進行運算的，若N=2K，則系統(tǒng)的滿精度為31+K位，考慮到單片使用時N級可擴展到2N級，所以應(yīng)選用的滿精度為32+K位，本系統(tǒng)采用32階濾波器設(shè)計，故滿精度為37位。在延時、乘法和相加鏈的輸出端，設(shè)計一個可編程的桶形移位器(即數(shù)據(jù)選擇單元)，它可從四組24位數(shù)據(jù)字段[7～30]，[11～34]，[15～38]和[20～43]字段中任選一種，這四組字段從FIR濾波器輸出的37位結(jié)果[0～36]中得到，所選的24位在輸出前需進行舍入或符號擴展，至于如何選擇，則根據(jù)實際應(yīng)用而定。另外，本系統(tǒng)還為用戶提供了系統(tǒng)復(fù)位(reset)、工作許可(go)、狀態(tài)監(jiān)測(error，out-ready)等常用握手信號。用戶可以讀寫控制邏輯中的狀態(tài)控制寄存器來切換當(dāng)前系數(shù)，選擇輸出字段和設(shè)置系統(tǒng)工作模式(單片或級聯(lián)，當(dāng)系統(tǒng)課用于級聯(lián)時，Cin為級聯(lián)輸入)，其內(nèi)部寄存器的詳細描述見表1。
    用戶還可以通過數(shù)據(jù)線D、地址信號address、讀寫控制信號W、系統(tǒng)使能信號Ce、片選信號Cs等對系數(shù)寄存器A，B以及狀態(tài)控制寄存器進行讀寫。

3 FPGA仿真
    系統(tǒng)利用FPGA實現(xiàn)了一個32階的級聯(lián)型信號處理器，選用的FPGA芯片是XILINX公司的集成了18×18位硬件乘法器的VirtexⅡ系列的XC2V1000-5-FG256，其資源消耗情況如表2所示。

    為了方便仿真和結(jié)果觀察，選用固定值輸入，圖4(a)和圖4(b)分別是系統(tǒng)級聯(lián)型工作模式及系數(shù)切換仿真和系統(tǒng)單片工作模式仿真結(jié)果。

    從圖4(a)和圖4(b)可以看出，系數(shù)寄存器和內(nèi)部控制寄存器可以正確讀寫，當(dāng)輸入系數(shù)切換指令后，系數(shù)正常交換，整個系統(tǒng)工作正常。

4 性能分析
    系統(tǒng)的輸入數(shù)據(jù)和系數(shù)都是16位的二進制補碼，所以中間結(jié)果的[0～30]字段對應(yīng)著-1～+1。而系統(tǒng)的中間結(jié)果是以滿精度運算的，所以系統(tǒng)輸出的誤差產(chǎn)生于數(shù)據(jù)選擇單元，四組字段會產(chǎn)生不同的誤差。
    對[7～30]字段，按四舍五入原則產(chǎn)生的最大舍入誤差為：

    系統(tǒng)的仿真結(jié)果和性能分析都表明，系統(tǒng)可正常工作，且最高工作時鐘可達到50 MHz。

5 結(jié)語
    討論了級聯(lián)型信號處理器的FPGA高效實現(xiàn)，通過系統(tǒng)論證、仿真和硬件調(diào)試證明，設(shè)計方法正確有效，系統(tǒng)功能實現(xiàn)正常且穩(wěn)定，為FIR濾波、快速傅里葉變換、自適應(yīng)濾波等應(yīng)用提供了一條可行之路，其性能可以隨著可編程邏輯器件的發(fā)展而不斷提高。